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1、常用的与全局时钟资源相关的Xilinx器件原语常用的与全局时钟资源相关的Xilinx器件原语包括IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、BUFGMUX、BUFGDLL和DCM。1、 IBUFG即输入全局缓冲，是与专用全局时钟输入管脚想连接的首级全局缓冲。所有从全局时钟管脚输入的信号必须经过IBUFG单元，否则在布局布线时会报错。如图所示为IBUFG示意图。2、 IBUFGDS是IBUFG的差分形式，当信号从一对差分全局时钟管脚输入时，必须使用IBUFGDS作为全局时钟输入缓冲。如图所示为IBUFGDS示意图。3、 BUFG即全局缓冲，它的输入是IBUFG的输出，BUFG
2、的输出到达FPGA/CPLD内部的IOB、CLB、Block Select RAM的时钟延迟和抖动最小。如图所示为BUFG示意图。4、 BUFGCE是带有时钟使能端的全局缓冲。它有一个输入I、一个使能CE、一个输出端O。仅当BUFGCE的使能端CE有效（高电平）时，BUFGCE才有输出。5、 BUFGMUX是全局时钟选择缓冲，它有I0和I1两个输入，一个控制端S，一个输出端O。当S为低电平时输出时钟为I0，反之为I1。需要指出的是BUFGMUX的应用十分灵活，I0和I1两个输入时钟甚至可是为异步关系。6、 BUFGP相当于IBUFG加上BUFG。 7、BUFGDLL是全局缓冲延迟锁相环，相当于
3、BUFG与DLL的结合。在早期设计经常使用，用以完成全局时钟同步、驱动等功能。随着数字时钟管理单元（DCM）的日益完善，目前BUFGDLL的应用已经逐渐被DCM取代。 8、 DCM（Digital Clock Manager）即数字时钟管理单元，主要完成始终的同步、移相、分频、去抖动（skew）等。严格的说DCM本身并不是全局时钟资源，但是由于DCM与全局时钟有着密不可分的关系，为了达到最小的延迟和抖动，几乎所有的DCM应用都要使用全局时钟缓冲资源。Xilinx全局时钟资源的使用方法有以下5种：1、 IBUFG + BUFG 的使用方法IBUFG后面连接BUFU的方法是最基本的全局时钟资源的使
4、用方法，由于IBUFG组合BUFU相当于BUFG，所以在这种使用方法也称为BUFGP方法，如图所示：2、 IBUFGDS + BUFG的使用方法当输入时钟为差分信号时，需要使用IBUFGDS代替IBUFG。3、 IBUFG + DCM + BUFG的使用方法这种使用方法最为灵活，对全局时钟的控制更加有效。通过DCM模块不仅能对时钟进行同步、移相、分频、倍频等变换，并且可以使全局时钟的输出达到无抖动延迟（“0”skew）。4、 Logic + BUFG 的使用方法BUFG不但可以驱动IBUFG的输出，还可以驱动其他普通信号的输出。当某个信号（时钟、使能、快速路径）的扇出非常大，并且要求抖动延迟最
5、小时，可以使用BUFG驱动该信号，使该信号利用全局时钟资源。（注：普通IO的输入或普通片内信号进入全局时钟布线层需要一个固有的延时，一般在10ns左右，即普通IO的输入或普通片内信号从输入到BUFG输出有一个约10ns左右的固有延时，但是BUFG的输出到片内所有单元的延时可以忽略不计为0ns）。5、 Logic + DCM + BUFG的使用方法DCM同样也可以控制并变换普通时钟信号。也就是说DCM的输入依然可以是普通片内信号。使用Xilinx全局时钟资源的注意事项Xilinx全局时钟资源必须满足的重要原则是：“使用IBUFG或IBUFGDS的充分必要条件是信号从专用全局时钟管脚插入。”即信号
6、只要是从全局时钟管脚输入，不论它是否为时钟信号，都必须使用IBUFG或IBUFGDS，如果对一个信号使用了IBUFG或IBUFGDS硬件原语，则该信号一定是从全局时钟管脚输入的。如违反了这个规则，那么布局布线时就会出错。（在FPGA/CPLD结构中IBUFG或IBUFGDS的输入端仅仅与芯片的专用全局时钟输入管脚有物理连接，与普通IO和其他内部CLB等没有物理连接。）另外，BUFGP（IBUFG+BUFG）也必须遵循这个原则。第二全局时钟资源第二全局时钟资源，也叫长线资源。它是分布在芯片的行、列的栅栏（Bank）上，一般采用copper、aluminium工艺；其长度和驱动能力仅次于全局时钟资源。与全局时钟相似，第二全局时钟资源直接同IOB、CLB、Block Select RAM等逻辑单元连接，第二全局时钟信号的群动能力和时钟抖动延迟等指标仅次于全局时钟信号。在设计中一般将频率高、扇出数多的时钟、使能、高速路径等信号指定为第二全局时钟信号。 全局时钟资源是准们布线资源，它存在于全铜布线层上，用户使用全局时钟资源并不会影响芯片的其他布线资源。换句话说，全局时钟资源是“不用白不用”的布线资源。而第二全局时钟资源与之不同，它使用的是芯片内部的布线资源。在设计的密度非常大（面积利用率高于90%）的情况下，使用所有的第二全局时钟资源会给设计的布局布线带来负面影响，可能导致芯片布线不成功。
