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1、(精品)微机原理与接口技术(楼顺天第二版)第五章习题解答微机原理与接口技术（楼顺天第二版）习题解答第 5 章 总线及其形成5.1 微办理器的外面构造表现为数目有限的输入输出引脚，它们构成了微办理器级总线。5.2 微办理器级总线经过形成电路以后形成了系统级总线。5.3 答：总线是计算机系统中模块 （或子系统） 之间传输数据、 地点和控制信号的公共通道，它是一组公用导线，是计算机系统的重要构成部分。采纳标准化总线的长处是： 简化软、硬件设计。 简化系统构造。 易于系统扩展。 便于系统更新。 便于调试和维修。5.4 答：在微型计算机应用系统中，按功能层次能够把总线分红：片内总线、元件级总线、系统总线
2、和通讯总线。5.5 答： RESET 为系统复位信号，高电平有效，其有效信号起码要保持四个时钟周期，且复位信号上涨沿要与CLK 降落沿同步。系统复位后的启动地点为0FFFF0H。即：（ CS）=0FFFFH，（IP ） =0000H。5.6 8086CPU 复用的引脚有 AD 15AD 0、A16/S3、A 17/S4、A 18/S5、A19/S6、 BHE /S7。8088CPU 复用的引脚有 AD AD0、A/S、A/S 、A/S 、A/S、BHE/S。716 317418 519 675.7 答：设置引脚复用主假如能够减少引脚数目。CPU 经过分时复用解决地点线和数据线的复用问题。 AL
3、E 为地点锁存使能信号在总线周期的T1周期有效， BHE 为高 8 位数据线同意，在 T1 周期有效，需要锁存器锁存，在需要使用高8 位数据线时使用。5.8 答：高阻态可做开路理解。能够把它看作输出（输入）电阻特别大。5.9 答： RESET（ Reset）：复位信号，输入，高电平有效。 CPU 收到复位信号后，停止现行操作，并初始化段存放器 DS、 SS、ES，标记存放器 PSW，指令指针 IP 和指令行列，而使CS=FFFFH 。 RESET 信号起码保持4 个时钟周期以上的高电平，当它变为低电平常，履行重启动过程，8086/8088 将从地点FFFF0H 开始履行指令。CPUREADY
4、（ Ready）：准备就绪信号，输入，高电平有效。在T3 状态结束后 CPU 插入一个或几个 TW 暂停状态，直到 READY 信号有效后，才进入T4 状态，达成数据传递过程。TEST（ Test）：测试信号，输入，低电平有效。TEST 信号与 WAIT 指令联合起来使用，CPU 履行 WAIT 指令后，处于等候状态，当TEST 引脚输入低电平常，持续履行被暂停的指令。P159-160P170P1628086 CPU 的 M/ IO 信号在接见储存器时为高 电平，接见 I/O 端口时为 低 电平。答： 8086CPU有 20 条地点线和 16 条数据线，为了减少引脚，采纳了分时复用，共占了20
5、 条引脚。这 20 条引脚在总线周期的 T1状态输出地点。为了使地点信息在总线周期的其他 T 状态仍保拥有效， 总线控制逻辑一定有一个地点锁存器，把 T1 状态输出的 20 位地点信息进行锁存。依据传递信息的种类不一样，系统总线分为数据总线 、 地点总线 和 控制总线 。三态逻辑电路输出信号的三个状态是高电平 、 低电平 和 高阻态 。5.17 在 8086 的基本读总线周期中，在 T1 状态开始输出有效的ALE信号；在 T2 状态开始输出低电平的RD 信号，相应的DEN 为 _低 _电平，DT/ R为_低 _电平；引脚AD15AD0上在 T1状态时期给出地点信息，在T4 状态达成数据的读入。
6、5.19 H5.20 E5.21 储存器读、储存器写、I/O 读、 I/O 写。5.22 RD , WR , MEMW , IOR , IOW5.23 储存器读， I/O 写5.24 地5.25 高， FFFFH ， 0000H， FFFF0H5.26 ALE ，地； DT / R ， DEN5.27 一，一，两5.28 T3，高， Tw5.29 8288 总线控制器5.30 B, C5.32 答：（ 1）没有等候的8086 最小方式时序如图5.32(1) 所示。一个基本的总线周期T1T2T3T4CLKA19A16S6S3状态输出BHEBHEAD15AD0A15A0D15D0数据输入ALEM/
7、IORDDT/RDEN图 5.32(1) 没有等候的 8086 最小方式时序（2）有一个等候周期的8086 最小方式时序图如图5.32(2)所示。插入一个 TW的总线周期T1T2T3TWT4CLKA19/S6A16/S3A19A16S6S3状态输出BHEBHEAD15AD0A15A0D15D0数据输入ALEM/IORDDT/RDEN图 5.32(2)有一个等候周期的8086 最小方式时序图5.33 （ 1）由于 DA TA 为偶地点，则 DA TA+1 为奇地点。故要达成本条指令，需要两个总线周期。时序图如图 5.33(1)所示图 5.33(1)履行 MOVDATA+1 ，AX 指令的时序参照图（ 2） DATA+1 固然为奇地点，可是 AL 为八位储存器，故本条指令需用一个总线周期，时序图如图 5.33(2)所示。图 5.33(2) 履行 MOVDATA+1 ， AL 指令的时序参照图（ 3）履行 OUT DX ， AX （ DX的内容为偶数 ）指令的时序图如图5.33(3) 所示。图 5.33(3) 履行 OUT DX ， AX 指令的时序参照图（ 4）履行 IN AL ， 0F5H 指令的时序图如图5.33(4)所示。图 5.33(4) 履行 IN AL ， 0F5H 指令的时序参照图5.34 T1，高， M/ IO ， T1，低， T2
