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1、基于FPGA的以太网MII接口扩展设计与实现 摘要：本文介绍了基于FPGA、功能经过扩展的以太网MII接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步FIFO缓冲和4b/5b编解码器4个部分组成。关键词：100M以太网II；FPGA；奇偶分频器；4b/5b编解码；异步双口FIFO引言传统以PC为中心的互联网应用现已开始转向以嵌入式设备为中心。据网络专家预测，将来在互联网上传输的信息中，有70%来自小型嵌入式系统，因此，对嵌入式系统接入因特网的研究是有必要的。目前有两种方法可以实现单片机系统接入因特网：一种方法是利用NIC (网络控制/网卡)实现网络接口，由单片机来提供所需的网络协议；
2、另外一种方法是利用具有网络协议栈结构的芯片和PHY(物理层的接收器)来实现网络接口，主控制器只负责往协议栈结构芯片的某个寄存器里放上适当的数据。与此同时，用FPGA实现单片机系统接入因特网的方法也日益受到人们的重视。本文提出采用FPGA实现网络协议栈，介绍100M以太网MII接口协议的硬件实现方法，其中的奇偶模块分频器和异步FIFO等通用器件在日常中也很有应用价值。图1 硬件结构框图图2 模块发送时序波形图以太网MII接口协议IEEE802协议标准系列中,数据链路层包括LLC (逻辑链路控制)子层和MAC (媒体访问控制)子层。其中MAC单独作为一个子层,完成数据帧的封装、解封、发送和接收功能
3、。物理层PHY的结构随着传输速率的不同而有一定差异，在 100M和1000M以太网中，依次为PCS子层、PMA子层和PMD子层。MII接口是连接数据链路层和物理层的接口，因为本设计中以太网速率采用 100Mb/s，所以MII接口实际连接的是MAC子层和PCS子层。根据协议，要求MII接口具有的功能有：数据和帧分隔符的读写时钟同步，提供独立的读写数据通道，为MAC层和PCS层提供相应的管理信号，以及支持全双工模式。扩展MII接口功能及其FPGA实现由于100M以太网的物理层采用4b/5b编码，为了扩展MII接口的功能，要求其能够实现直接物理层5位数据和MAC层8位数据的发送接收传输转换。即把从M
4、AC子层用于发送的数据和从PHY用于接收的数据存入数据缓冲FIFO，同时要求MII接口将从PHY传来的信号COL、CRS转为信号 Carrier和Collision，并提供给MAC子层用于载波监听和冲突检测，以及发送和接收时的时钟、使能、错误位信号的传送。扩展功能后的MII 接口硬件结构框图如图1所示，由4b/5b编解码器、控制信号与4位/8位转换、分频器及双口FIFO 4个模块组成，而且能够同时支持半双工和全双工模式。 在设计过程中，为了考虑测试和支持多种速率传输的需要，要求设计带有分频参数的可实现奇偶分频的分频器和支持能够同时进行读写操作和异步读写时钟的FIFO。这是MII接口设计中的难点
5、,本身也具有很高的实用价值。奇偶分频器的实现分频器是数字系统设计中的基本电路，同一个设计中有时要求多种形式的分频。通常由计数器或计数器的级联构成各种形式的偶数分频及非等占空比的奇数分频，实现较为简单；对等占空比的奇数分频实现则较为困难。本文对2n+1等占空比奇数分频的基本思路是：先通过模2n+1的计数器实现占空比为n+1/n 的奇数分频(比如三分频，正负波形的占空比为2:1)，然后有两种方法可以实现等占空比的奇数分频，一种是当计数器至n+1时，让此波形与输入时钟波形相 “与”，不过可能会存在毛刺输出；另一种是当计数器至n+1时，在输入时钟的下降沿触发产生低电平脉冲，然后再和原波形相“或”，这种
6、方法没有毛刺产生。因此本文采用第二种方法。4b/5b编解码器的设计为了减少系统的开销，本文把4b/5b的编码和解码同时集中到一个模块上实现。数据0F可以直接编、解码。PCS层有6个特殊的5b 码：11111为帧间填充码；11000、10001和01101、00111是两对成对出现的码组，分别为数据流开始和结束时的分隔符；00100则是数据错误位，用以表示错误。数据接收时，可以直接对这几个5b码组解码，00100则产生信号rx_er。发送时，需要对从MII接口传来的信号位进行判断：若tx_en上升沿，则在头两个前导码时编码输出SSD；若tx_en下降沿(帧间隔)，则在FCS后输出ESD，然后一直
7、用11111为数据流间隔填充码；若有tx_er触发，则编码00100输出。异步双口FIFO的设计为了满足PCS层数据的物理层时钟以及MAC层总线时钟不同步的需求，需要FIFO有异步的读、写时钟。当冲突检测COL为高时，要求发送帧执行退回操作回至FIFO中等待下一个Transmitting信号。FIFO的设计思路如下：设置异步Reset，高电平触发；设置8位寄存器fifodata保存FIFO的数据；设置fifo_rp和 fifo_wp为读、写指针；cr_rp和cr_wr为进位标志，fifo_rp和fifo_wp为FIFO_DEPTH-1的时候取反；设置 nempty、nfull、near_emp
8、ty、near_full为数据空、满指示。读写时，FIFO_RD为1，则fifo_out=fifodatafifo_rp，fifo_rp& lt;=fiforp+1；FIFO_WR为1，则fifodatafifo_wr=fifo_in，fifo_wr& lt;=fifo_wr+1。nempty、nfull位信号值的变化通过借助r_rp和cr_wr的进位输出来判断实现。当读写两个指针的值相等，即 fifo_rp=fifo_wp时，判断cr_rpcr_wr(异或)的值：若是1，则FIFO满，nfull=0；若是0，则FIFO 空，nempty=0。如果fifo_rp!=fifo_wp,则nfull
9、=nempty=0，FIFO不为空也不为满。测试时，暂定容量FIFO_DEPTH为32(实际要求是至少一个帧的大小即1530字节大小)，读、写时钟分别为50MHz和25MHz，在写550ns之后同时读写。时序仿真波形如图2所示，FIFO能够成功读写。主控制模块的实现主控制模块要求实现的功能是：4/8位数据的转换；给MAC层和PCS层的控制信号输出；双向数据MDIO，表征MII接口与物理层相连接的情况，可以异步输入输出控制。实现4/8位数据转换的要求是：发送时，将8位数据分成两个nibble依次输出；接收时，将4b/5b编解码器接收到的4位数据依次填入高、低nibble组成8位数据输出。采用状态
10、寄存器对控制信号的输出是MII模块的核心。设立3位status12:0，从高位到低位依次是duplex, col, crs输入；4位status23:0,从高位到低位依次是 transmitting ,transmiterror ,rx_en ,rx_er 输入。输出控制信号的基本算法流程如下：.status12为1时，工作在全双工模式。CollisionDetect和CarrierSense输出始终置为0。.status12为0时，工作在半双工模式。如果status11为1，则CollisionDetect输出置为1，开始执行退回(backoff)程序；如果status10为1，则Carri
11、erSense输出置为1，继续等待。. status2 1为1时，工作在接收状态，Receiving输出置为1 (此时status23必须为0)。此时如果status20为0，则接收数据有效，ReceiveDataValid输出为1；反之则置为0，停止数据传输。. status2 1为0时，工作在接收停止状态，Receiving输出置为0。此时如果status20为1，ReceiveDataValid输出为0，若接收端数据为1110，则表示载波错误，若接收端数据为0000，则表示正常的帧间隔阶段；如果status20为0，则表示正常的帧间隔阶段，ReceiveDataValid输出为1。. s
12、tatus2 3为1时，工作在发送状态，tx_en输出置为1(此时status21必须为0)。此时如果status22为0，则正常发送，tx_er置为0；否则发送错误，tx_er置为1，且跳过该字节继续执行发送程序。. status2 3为0时，若status2 2为0，则处于正常帧间隔，tx_en、tx_er置为0；若status2 2为1，则为无效状态。综合与仿真本文采用Altela公司的Cyclone系列EP1C20F400C8芯片,整个设计全部采用Verilog HDL硬件描述语言来实现,并在Quatus4.0的设计平台上完成整个模块的设计、综合、仿真、映射及布局布线。发送时序仿真的波
13、形如图3所示,从图中可以看出,当传输过程中发生冲突时，继续发送32比特的阻塞码(16进制FF),然后随机延时一段时间重新争用介质以传输数据,这说明本模块满足了协议要求以及CSMA/CD。结语本文介绍了一种简易的基于FPGA的以太网MII协议的设计方法。通过本模块可以简单方便地实现小型嵌入式系统的因特网接口,如果再结合基于FPGA实现的MAC层协议和TCP/IP协议栈及其他辅助功能模块,不仅可以使小型嵌入式系统接入网络更加简单,系统的集成度、稳定性也将进一步得到提高摘要：互联网络硬件、软件的迅猛发展，使得网络用户呈指数增长，在使用计算机进行网络互联的同时，各种家电设备、仪器仪表以及工业生产中的数
14、据采集与控制设备在逐步地走向网络化，以便共享网络中庞大的信息资源。在电子设备日趋网络化的背景下，利用廉价的51单片机来控制RTL8019AS实现以太网通讯具有十分重要的意义。 关键词：RTL8019AS Ethernet 51单片机 TCP/IP协议1 以太网（Ethernet）协议一个标准的以太网物理传输帧由七部分组成（如表1所示，单位：字节）。 表1 以太网的物理传输帧结构表除了数据段的长度不定外，其他部分的长度固定不变。数据段为461500字节。以太网规定整个传输包的最大长度不能超过1514字节（14字节为DA、 SA、TYPE），最小不能小于60字节。除去DA、SA、TYPE14字节，
15、还必须传输46字节的数据，当数据段的数据不足46字节时需填充，填充字符的个数不包括在长度字段里；超过1500字节时，需拆成多个帧传送。事实上，发送数据时，PR、SD、FCS及填充字段这几个数据段由以太网控制器自动产生；而接收数据时，PR、SD被跳过，控制器一旦检测到有效的前序字段（即PR、SD），就认为接收数 据开始。 2 RTL8019AS以太网控制器简介由台湾Realtek公司生产的RTL8019AS以太网控制器，由于其优良的性能、低兼的价格，使其在市场上10Mbps网卡中占有相当的比例。2.1 主要性能（1）符号Ethernet II与IEEE802.3（10Base5、10Base2、10BaseT）标准；（2）全双工，收发可同时达到10Mbps的速率；（3）内置16KB的SRAM，用于收发缓冲，降低对主处理器的速度要求；（4）支持8/16位数据总线，8个中断申请线以及16个I/O基地址选择；（5）支持UTP、AUI、BNC自动检测，还支持对10BaseT拓扑结构的自动极性修正；（6）允许4个诊断LED引脚可编程输出；（7）100脚的PQFP封装，缩小了PCB尺寸。2.2 内部结构RTL8019AS内部可分为远程DMA接口、本地DMA接口、MAC（介质访问控制）逻辑、数据编码解码逻辑和其他端口。内部结构如图1所示。
