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1、设计题目：秒脉冲发生器的设计设计小组：第三组1 秒脉冲发生器整体设计方案1.1 秒脉冲发生设计方案概述秒脉冲发生器是由 100HZ 时钟产生电路和分频电路两部分构成，其中100HZ时钟产生电路主要由555定时器组成的 时钟电路，主要用来产生 100HZ 的脉冲信号；分频电路主要 由 74LS192 组成的 100 进制计数器电路，主要用于将 100HZ 脉冲信号分成1HZ脉冲信号。该方案通过了 Multisim软件仿 真，并得到了 1HZ 的脉冲信号，基本实现了工程训练的要求。1.2 秒脉冲发生器整体设计电路设计图图 1 秒脉冲发生器整体设计电路设计图1.3 秒脉冲发生器整体设计电路仿真图图
2、2 秒脉冲发生器整体设计电路仿真图2 各分电路的元件介绍及设计方案2.1 100HZ 时钟产生电路GND图3 100HZ时钟产生电路2.1.1 元件介绍555 芯片引脚图及引脚描述555的8脚是集成电路工作电压输入端，电压为518V,以UCC表示；从分 压器上看出，上比较器A1的5脚接在R1和R2之间，所以5脚的电压固定在 2UCC/3上;下比较器A2接在R2与R3之间,A2的同相输入端电位被固定在UCC/3上。1 脚为地。2 脚为触发输入端； 3 脚为输出端，输出的电平状态受触发器控制， 而触发器受上比较器6脚和下比较器2脚的控制。当触发器接受上比较器A1从R脚输入的高电平时，触发器被置于复
3、位状态, 3 脚输出低电平；2脚和 6脚是互补的， 2脚只对低电平起作用，高电平对它不起作用，即电压 小于1Ucc/3，此时3脚输出高电平。6脚为阈值端，只对高电平起作用，低电平 对它不起作用，即输入 电压大于2 Ucc/3，称高触发端，3脚输出低电平，但有 一个先决条件，即2脚电位必须大于1Ucc/3时才有效。3脚在高电位接近电源电 压Ucc，输出电流最大可打200mA。4脚是复位端，当4脚电位小于0.4V时，不管2、6脚状态如何，输出端3脚都输出低电平。5 脚是控制端。7 脚称放电端，与 3 脚输出同步，输出电平一致，但 7 脚并不输出电流，所 以 3 脚称为实高(或低)、 7 脚称为虚高
4、。 and N PackagesvccDISCHARGETHRESHOLDCOMTROL VOLTAGE图 4 555 定时器引脚图212 100HZ时钟产生电路设计方案100HZ 时钟产生电路是由 555 定时器、电阻、电容组成的，电路的设计及其 工作波形见图3。接通电源后，电源VCC通过R1和R2对电容C充电，当Uc1/3VCC 时，振荡器输出Vo=1，放电管截止。当Uc充电到22/3VDD后，振荡器输出Vo 翻转成0，此时放电管导通，使放电端(DIS)接地，电容C通过R2对地放电，使 Uc下降。当Uc下降到W1/3VCC后，振荡器输出Vo又翻转成1,此时放电管又 截止，使放电端(DIS)
5、不接地，电源VCC通过R1和R2又对电容C充电，又使Uc 从1/3VCC上升到2/3VCC,触发器又发生翻转，如此周而复始，从而在输出端Vo 得到连续变化的振荡脉冲波形。脉冲宽度TL0.7R2C,由电容C放电时间决定；图 5 555 定时器构成的多谐振荡器及波形图2.2 分频电路图 6 分频电路2.2.1 元件介绍 十进制可逆计数器74LS192引脚图管脚及功能表：74LS192 是同步十进制可逆计数器，它具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如下所示：1615CPU芒0 12 3QQQQC11CDT r(a)引脚排列 图中：丙为置数端， 端，图 7 74LS192 的引
6、脚排列及逻辑符号(b)逻辑符号_为加计数端，。马为减计数端，巴为非同步进位输出氏门为非同步借位输出端，PO、P1、P2、P3为计数器输入端，加为清除端,QO、Q1、Q2、Q3为数据输出端。其功能表如下：输入输出MRPLP3P2P1P0Q3Q2Q1Q01XXXXXXX000000XXdcbadcba011XXXX加计数011XXXX减计数2.2.2 分频电路设计方案分频电路是由两个74LS192芯片组成的，用74LS192芯片的加计数功能。由 74LS192芯片的功能表可以看出，当清零端临为0,丙置数端为1, 减计数 端为 1 时，给第一个 74LS192 芯片的加计数端加上脉冲信号，来一个脉冲，计一 个数，当计够10个数时，第一个74LS192芯片的进位端进一位给第二个74LS192 芯片的加计数端，当第二个74LS192芯片也计够10个数时，也进一位，如此循环 下去，便可以将100HZ脉冲信号分成1HZ脉冲信号。3 主要元器件清单符号兀器件名称型号数量主要参数LM555555定时器1R1电阻金属膜电阻器110KQR2电阻金属膜电阻器167KQC1电容瓷电容1100 nFC2电容瓷电容110 nF74LS192冋步十进制可逆计数器TTL2
