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1、课 程 设 计 报 告课程名称 数字逻辑课程设计 课 题 RS触发器的设计 专 业 计算机科学与技术 班 级 0902 学 号 200903010225 姓 名 田鹏 指导教师 刘洞波 邓作杰 陈多 2011年 01月 09日课程设计任务书课程名称 数字逻辑课程设计 课 题 RS触发器的设计 专业班级 计算机科学与技术 学生姓名 田鹏 学 号 200903010225 指导老师 刘洞波 邓作杰 陈多 审 批 刘洞波 任务书下达日期： 2011年 01月 09日任务完成日期： 2011年 01月 21日20一、设计内容与设计要求1设计内容：本课程是一门专业实践课程，学生必修的课程。其目的和作用是
2、使学生能将已学过的数字电子系统设计、VHDL程序设计等知识综合运用于电子系统的设计中，掌握运用 VHDL或者Verilog HDL设计电子系统的流程和方法，采用Quartus II等工具独立应该完成1个设计题目的设计、仿真与测试。加强和培养学生对电子系统的设计能力,培养学生理论联系实际的设计思想，训练学生综合运用数字逻辑课程的理论知识的能力，训练学生应用Quartus II进行实际数字系统设计与验证工作的能力，同时训练学生进行芯片编程和硬件试验的能力。题目一 4线-16线译码器电路设计；题目二 16选1选择器电路设计；题目三 4位输入数据的一般数值比较器电路设计题目四 10线-4线优先编码器的
3、设计题目五 8位全加器的设计题目六 RS触发器的设计；题目七 JK触发器的设计；题目八 D触发器的设计；题目九 十进制同步计数器的设计；题目十 T触发器的设计；每位同学根据自己学号除以10所得的余数加一，选择相应题号的课题。参考书目1EDA技术与VHDL程序开发基础教程雷伏容,李俊,尹霞清华大学出版社978-7-302-22416-72010TP312VH/362VHDL 电路设计技术王道宪贺名臣刘伟国防工业出版社7-118-03352-92004TN702/623VHDL 实用技术潘松,王国栋7-810657-81065-290-72000TP312VH/14VHDL 语言100 例详解北京
4、理工大学ASIC研究所7-9006257-900625-02-X1999TP312VH/35VHDL编程与仿真王毅平等人民邮电出版社7-115-08641-9200073.9621/W38V6VHDL程序设计教程邢建平曾繁泰清华大学出版社7-302-11652-02005TP312VH/27/37VHDL电路设计雷伏容清华大学出版社7-302-14226-22006TN702/1852设计要求：l 课程设计报告规范课程设计报告应包含如下几个部分1) 功能描述说明设计器件的功能，包括真值表（功能表），函数表达式，逻辑电路图2) 详细设计按照VHDL语言开发流程写出整个开发过程，可以根据如下步骤适
5、当导出程序，程序界面截图到课程设计报告对应模块。3) 调试分析以及设计体会a.仿真或程序下载调试（附界面截图）。b.设计过程中遇到的问题以及解决问题的方法。c.课程设计过程经验教训、心得体会。4) 书写格式见附带说明。5) 附录a.参考书目b.源程序清单（带注释）l 考核方式指导老师负责验收程序的运行结果，并结合学生的工作态度、实际动手能力、创新精神和设计报告等进行综合考评，并按优秀、良好、中等、及格和不及格五个等级给出每位同学的课程设计成绩。具体考核标准包含以下几个部分：1) 平时出勤 （占10%）2) 系统需求分析、功能设计、数据结构设计及程序总体结构合理与否（占10%）3) 程序能否完整
6、、准确地运行，个人能否独立、熟练地调试程序（占40%）4) 设计报告（占30%）5) 注意：不得抄袭他人的报告（或给他人抄袭），一旦发现，成绩为零分。6) 独立完成情况（占10%）。l 课程设计验收要求1) 运行所设计的系统。2) 回答有关问题。3) 提交课程设计报告纸质稿。4) 提交源程序、设计报告文档电子稿。5) 依内容的创新程度，完善程序情况及对程序讲解情况打分。二、进度安排上机时间：十九周周二 8:00-12:00十九周周三 8:00-12:00二十周周一 14:00-18:00附带说明：课程设计报告装订顺序：封面、任务书、目录、正文、评分、附件（程序清单）。 正文的格式:一级标题用3
7、号黑体,二级标题用四号宋体加粗,正文用小四号宋体;行距为22。正文的内容:一、课题的主要功能；二、详细设计；三、程序调试；四、总结；五、附件（所有程序的原代码，要求对程序写出必要的注释）。正文总字数要求在5000字以上（不含程序原代码）。目录1) 功能描述 7 2) 详细设计83) 调试分析以及设计体会144) 书写格式195) 附录19 一、 功能描述1RS触发器有两个稳定状态,Qn为触发器的原状态,Qn+1为触发器的次态,R为置0端,S为置1端.2基本RS触发器具有置位、复位和保持（记忆）的功能； 3基本RS触发器的触发信号是低电平有效，属于电平触发方式； 4基本RS触发器存在约束条件（R
8、+S=1），由于两个与非门的延迟时间无法确定；当R=S=0时，将导致下一状态的不确定。 5当输入信号发生变化时，输出即刻就会发生相应的变化，即抗干扰性能较差。 同步RS 触发器（时钟脉冲控制的RS 触发器） 1)、真值表 2)、函数表达式3)、逻辑电路图它由两个与非门的输入输出交叉连接而成,如下图:二、详细设计1、打开Quartus软件，建立一个新的工程： 1）单击菜单FileNew Project Wizard. 2) 输入工程的路径、工程名以及顶层实体名。 3）单击Next按钮，本实验没有包含已有文件，单击Next按钮。 4）设置我们的器件信息。 5）单击Next 2、 建立VHDL文件：
9、 1）单击FileNew菜单项，选择弹出窗口中的VHDL File项，单击OK按钮以建立打开空的VHDL文件。 2）在编辑窗口输入VHDL源文件并保存实体名，文件名必须和保存的顶层实体名必须一致。 3）编译工程单击Processing/Start Compliation开始编译，编译过程可能出现若干错误信息，参考提示原因改正程序直到完全正确能够进行编译为止。 3、 建立矢量波形文件 1）单击File/New命令，在弹出的窗口中找到 other file中的Vactoe Waveform File项打开矢量波形窗口。 2）双击窗口左边的空白区域，单击Edit/End Time设置时钟频率，单击E
10、dit/Insert Node and Bus对话框。 3）单击Node Finder 按钮，打开以下对话框，选择Filter下列表中的Pins:all，并点击List按照以下列出的所有端口，通过按钮把这些端口 加入到右面的窗口中，单击OK完成端口的添加4）回到波形编辑窗口，对所有输入端口设置输入波形，具体可以通过左边的工具栏，或通过对信号的单击鼠标哟见的弹出式菜单中完成操作，最后保存次波形文件。 4、进行功能仿真 1）单击AssignmentsSettings.,在弹出对话框将Simiulation mode 设置为Functional,即功能仿真。指定仿真波形文件后单击OK完成设置。 2）
11、单击ProcessingGenetate Functional Simulation Netlist以获得功能仿真网络表。 3）单击ProcessingStart Simulation进入仿真页面。 5、进入时序仿真 如果功能仿真无误，可以进入时序仿真，时序仿真是增加了相关延迟的仿真，是最接近实际情况的仿真。1） 单击AssignmentsSettings,在弹出对话框中将Simulation mode设置为Timeing即时仿真。指定仿真波形文件后单击OK完成设置。2） 单击ProcessingStart Simulation进入到仿真界面。 6、器件的下载指定器件引脚：1） 单击Assig
12、nmentsAssingnments Plns 为每一个引脚赋值。2） 赋值后，重新编绎，形成编程文件。3） 编程器件通过电缆与电脑相连，进行下载到芯片。按照VHDL语言开发流程写出整个开发过程，可以根据如下步骤适当导出程序，程序界面截图到课程设计报告对应模块。1新建工程，工程管理：2.源文件输入-VHDL程序或原理图的设计，Alter内嵌模块的调用（对CPLD而言，只有MAXII还有内嵌模块可以调用）3.综合，编译-检查语法错误，连接错误，生成综合后网表：4.功能仿真-综合后的功能仿真，简单的管脚分配，I/O特性约束，简单的时序约束。 三、调试分析以及设计体会1)仿真1.准备网表文件及测试向量文件2.指定模拟终止时间：3.引入欲观察的结点： 4.在结点查找器中寻找结点：5.编辑输入激励波形信号：6.执行模拟：2) 设计过程中遇到的问题以
