《_半导体_大规模集成电路工艺流程》由会员分享，可在线阅读，更多相关《_半导体_大规模集成电路工艺流程（8页珍藏版）》请在金锄头文库上搜索。
1、&文以实麗治基咄对対装訥匸艺流程进行了Xl 2* rrt g2aii A_ g -严 Xi . v. rln nit -fcJ-Jl-h- i - =F引言随着半导体器件封装的小型化、片状化、薄型化和焊球阵列化，对半导体封装 技术要求越来越高。由于封装材料复杂性的不断增加，半导体封装技术也越来越复 杂，封装和工艺流程也越来越复杂。1. （半导体）大规模集成电路封装工艺简介所谓封装就是指安装半导体集成电路芯片用的外壳，通过芯片上的接点用导线 连接到封装外壳的引脚上，这些引脚又通过印刷电路板上的导线与其他器件连接， 它起着安装、固定、密封，保护芯片及增强电热性能等方面的作用。1.1 以焊接技术为基
2、础的互连工艺以焊接技术为基础的互连工艺普遍采用叠层 型三维封装结构，即把多个裸芯片（半导体）大规模集成电路工艺流程张琦1 韩团军 21 .陕西理工学院机械工程学院；2. 陕西理工学院电信系或多芯片模块（MCM沿Z轴层层叠装、互连，组成三维封装结构。叠层型三 维封装的优点是工艺相对简单，成本相对较低，关键是解决各层间的垂直互连问 题。根据集成功率模块的特殊性，主要利用焊接工艺将焊料凸点、金属柱等焊接在 芯片的电极引出端，并与任一基板或芯片互连。目前的技术方案包括焊料凸点互连 （SolderBall Interconnect 和金属柱互连平行板结构（Metal Posts Interconnect
3、ed Parallel PlateStructures-MPIPPS 等。1.2以沉积金属膜为基础的互连工艺多采用埋置型三维封装结构，即在各类基 板或介质中埋置裸芯片，顶层再贴装表贴元件及芯片来实现三维封装结构。其特点 是蒸镀或溅射的金属膜不仅与芯片的电极相连，而且可以构成电路图形，并连至其 他电路。其最大优点是能大大减少焊点，缩短引线间距，进而减小寄生参数。另 外，这种互连工艺采用的埋置型三维封装结构能够增大芯片的有效散热面积，热量 耗散可以沿模块的各个方向流动，有利于进一步提高集成模块的功率密度，以沉积 金属膜为基础的互连工艺有薄膜覆盖技术和嵌入式封装等。2. （半导体）大规模集成电路封装
4、工艺流程2.1 （半导体 大规模集成电路封装前道工程TAPE MOUNT SAWING DIE ATTACH WIRE BONDT A P E M O U N T 工程是半导体 ASSEMBLY 工程中的第一道工序，其目的 在于将要加工的 WAFER 固定，便于自动化加工。过程实质是用 T AP E 从背面将 WAFER 固定在 RING 上。现在所用的 TAPE 成卷筒状，一面有黏性，通常使用的 TAPE 为蓝色，具有弹 性，呈半透明状。通常使用的 TAPE 缺点是随时间的增加黏性逐渐增大，一般在23天内加工完毕对产品没有影响。TAPE MOUNT完成后要求在TAPE与WAFER间粘贴平整，
5、如果背面存在气泡， 在SAWING时切割好的DIE会脱离TAPE翘起，将切割好的BLADE损坏，同时 也损坏了 DIE。因此T/M后应检查背面的粘合情况，如有少数气泡，可用指甲背 面轻轻将气泡压平，若压不平，可用刀片将TAPE划破一点，放出气泡中的空气， 然后压平。气泡面积不能大于DIE面积的1/4。S A W I N G工程是将W A F E R上的CHIP分离的过程，T/M完毕的WAFER送至SAWING工程，按照FAB时形成的SCRIBE LINE进行切割，将连 在一起的CHIP分开，形成每片IC的核心。现在最常用的是 Blade Sawing ，将金刚石 Blade 装在高速旋转的 S
6、PINDLE 上，靠机械力量将 Wafer 划开。由于通过高速旋转的 Blade 对 Wafer 进行切割，会 产生大量的热，因而再加工时需进行冷却。为防止污染 Wafer ，采用 DI WATER 进行冷却，但DI WATER电阻率高达17-18M Q,无法消除加工时产生的静电，增 加 D I WATER 的导电性，消除静电，在其中充入 CO 2，降低电阻率。 根据 Blade 在 Wafer 上的切割深度，通常分为 Half Cutting 和 Full Cutting ， Half Cutting 指切 削深度占Wafer厚度70%80%的加工，而Full Cutting的切削深度为Wa
7、fer厚度 的95%105%，如图1所示。过100%的原因是将Wafer完全切开，另外5%是切 在 Tape 上的，但不可将 Tape 切破。现在通常采用 Full Cutting 方式进行加工。根据切削时 Blade 的运动轨迹，可分为 R O U N D P A T T E R N 和 S Q U A R E PATTERN 两种，如图 2 所示。显然， Round Pattern 方式更节约时间，通常我们采用这种方式进行加工。新 Blade 在使用前，由于表面有毛刺，为参考文-保证被加工的 Wafer 质量，预先要用一片没有用的 Wafer 进行试切削，将表 面的毛刺磨光，这个过程称为
8、Dressing ，考虑到加工中不断磨损， Dressing 用的 Wafer 应比正常的 Wafer 厚一点。Die Attach是将Die （也叫Chip ）黏合到LEAD FRAME的PAD上的过程， 目的是固定 Die ，以便于以后的加工，同时将 Chip 工作时发出的热量散发出去， 保护其不会损坏。 Lead Frame 是一种固定 Chip ，为 Chip 提供引脚，并提供 Chip 与外界进行信息交换的材料，Lead Frame 一般由铜和不锈钢制成。通常用来将 C h i p 、P a d 粘合起来。 AG-EPOXY 是一种糨糊状的胶体，具有 一定的黏性，主要成分是银，它的导
9、电导热性较好，用它将 Chip 粘在 Lead Frame 上，有助于将 Chip 工作时产生的热量散发出去。图 3 芯片接合方式粘贴时，AG-EPOXY是糊状，但为了固定Chip，必须使其固化，才能将 Chip彻底固定。AG-EPOXY的固化不能像胶水一样自然固化。根据试验，如果A G -E P O X Y未经处理而自然固化，一周后Chip还可以用手移动，一个月后才能 完全固定住。所以，为提高生产效率，采用加热的方式，提高Epoxy固化速度。E p o x y固化方法有两种，一种是Oven Cure,另一种是Snap Cure。Oven即烘箱。Oven Cure即将D/A完成的产品送入烘箱中
10、烘烤，以使Ag-epoxy完 全固化。加热的温度为左右，加热时间为分钟。Snap Cure则采用高频加热方式， 可使Ag-Epoxy快速固化，一般加热时间为60-90秒。在Snap Cure设备中，每段 温度不同，每段间距很短。Snap Cure生产效率明显提高，而且Snap Cure设备直 接与 D/A 设备相连，每条 Lead Frame 加工完毕立即送 S n a p C u r e 设备, 与 D i e Attach 生产同时进行，几乎不占用工作时间，缺点是设备成本较高。WIRE BOND工程用金线或铝线把CHIP上的PAD与LEAD FRAME的内部LEAD连接起来，以实现CHIP
11、与其外部电路的电气特性。在整个ASSEMLY工程 中WIRE BOND是一个极为重要的工程，它属于FRONT工程，由于设备种类多， 数量多，而且操作较为复杂，形成不良的因素较多，所以它是个质量较难控制的工 程也是一个极为复杂的过程。除了需要较高识别精度的PRS系统外，还需要极其 精密的机械设备和计算机控制技术。3 结论（半导体 大规模集成电路封装和工艺流程在工程实践中的技术和条件要比上述 的复杂得多，而且要有较高的工作经验，随着计算机的发展和各种精密机械设备技 术的发展，对于传统的封装技术有了很大的简化，但是随着现在电子线路要求小型 化，低能化，以及参数要求精确度的提高，封装技术会变得越来越复
12、杂。参考立献C肺郑生等年导祢制迪技术创电 业出版社汤肚E1杨建生半导体技术创电子工业出版H-2005因吕检志等泽.V导体器件电子洋电F匸业出版社.缈5盂赍华主讚电F技术瑙基砒 缚4版）创电丰匸业出版H.2005微电子技术一匚程材抖、工艺与测试.电子工业出版枕图1 Cutting加工方式图 2 Blade 切削轨迹下面以我台 1143KHz 干扰机天线调配网络调试为例，介绍一下方程求根原理 的具体应用。天调网络如图 5，a=36-j35,L0=40uh,L1=51.45uh,L2=47.5uh,C1=1000pf,C 2=850pf。L 0 是防雷线圈,C 0 隔直电容,L1Cl是702khz阻
13、塞网络,L 2C 2是阻抗匹配。首先调整并联阻塞网络L1C1。从网络中将L1C1两端断开，并接至导纳 电桥，测量其阻抗。如果没有电抗，则处于谐振，电抗呈感性说明电感值偏小（依 据图1）,反之则电感值偏大。此时为粗调，电感调节量可以大一些，以2圈为 宜，主要判断L1谐振点的范围。加大2圈，再测电感，呈容型说明谐振点在这其 中。如果还呈感性，继续加大电感直至电抗呈容性。假如电感调至最大任呈感性则 说明网络元件计算有误，需重新设计。找到L 1谐振点的范围以后，要细调L 1， 调节量要小一些，以1/4圈为宜，调节电抗值至最小，这样并联阻塞网络就调节 完毕。采用这个方法可以迅速判断网络设计的正确性并找出
14、谐振点。由L 2C2可以判断Z 0j函数图形的开口向下，并且过顶点取其右半边，如图 6。图6将导纳电桥接在C2两端，测量网络输出阻抗，阻抗呈容性，电感偏大，减小 2圈（此时主要判断谐振点，电感调节量可以大一些）直至电抗呈感性。如果一直 是容性则说明网络设计或安装有误，需要重新设计安装。找到L 2的范围之后， 仔细调节 L2，电感变化量要小一些，将Z0的值调到近似馈线的特性阻抗，调试完毕。利用方程求根法进行天调网络的调试一般分三个步骤，一）是按照网络设计图 纸将可以利用方程求根法调试的网络逐个换算出关于可调元件的函数并画出图形， 二）依据图形进行粗调，确定元件的谐振点范围，三）确定了范围就要对元件细 调，找到最佳点。总之利用好方程求根法可在调试中达到事半功倍的效果。
