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1、基于Synopsys的多功能时钟芯片的设计基于Synopsys的多功能时钟芯片的设计 摘要 本次设计为了降低电子钟的成本，减少电子钟的面积和体积，集成更多的个性化功能，便在基于硬件描述语言VHDL或Verilog HDL为基础的EDA设计方法上，来设计新型的电子钟。设计中根据系统的功能要求合理划分出层次，进行分级设计和仿真验证，将较为复杂的数字系统逻辑简化为基本的模型从而降低实现的难度。以层次化的设计方法，自顶向下进行设计，最终把不同的功能模块组合到一起，这个过程使用Modelsim仿真软件和synopsys平台上的综合软件（Design Compiler）进行设计编译仿真，最终生成电路网表，
2、通过网表电路绘制出电子钟芯片版图。实现了包含基本时分秒、年月日、日程提醒、农历显示、传统节假日提醒、闹铃闰年闰月提醒等多功能的电子钟。整个过程涉及了EDA设计的完整流程，可以很方便地通过修改增删，应用于各种相关系统中。关键字 硬件描述语言VHDL、Synopsys、Modelsim、低功耗、版图绘制The design of the multi-function clock chip based on Synopsys Abstract： This design in order to reduce the cost of electronic clock, reduce the area a
3、nd volume electronic clock, integrated more personalized features, then based on the hardware description language VHDL or Verilog HDL based on EDA design method, to design a new type of electronic clock. Based on the function of the system in the design of reasonable divided into layers, for hierar
4、chical design and simulation, to simplify the complex number system logic as a basic model to reduce the difficulty of implementation. With design method of hierarchical, top-down design, the different function modules together, finally the process using Modelsim simulation software and the design o
5、f the integrated software synopsys platform to compile the simulation, the resulting table the electric network, through the network table circuit map electronic clock chip layout. Implements contains basic split second, when (date) (month) (year), reminders, leap year lunar calendar display, tradit
6、ional festivals remind, alarm leap month remind and other multi-function electronic clock. The process involves the complete process of EDA design, can be easily by changing the add or delete, applied to various kinds of related systems.Key words: VHDL hardware description language, Synopsys, Models
7、im, low power consumption, map drawingII目录 目录引言1第一章: Synopsys简介21、 Synopsys的简单工作原理22、 Synopsys的应用2第二章：Design Compiler和 Modelsim简介32.1 Design Compiler介绍32.2 Modelsim介绍4第三章 时钟芯片设计方案73.1 多功能时钟的设计指标73.2 基于Modelsim对多功能时钟芯片的设计方案7第四章 时钟芯片各模块的设计及仿真94.1 设计原理94.2 基本显示功能104.2.1 秒钟模块104.2.2 分钟模块124.2.3 时钟模块134.
8、2.4 日模块154.2.5 月模块174.2.6 年模块184.2.7 阴阳历显示204.3 提醒功能204.3.1闰年闰月提醒204.2.2 节假日提醒214.2.3 日程提醒224.4 时间校对功能234.5 闹铃功能24第五章 电路网表和版图265.1 总电路仿真图265.2 总电路网表265.3 多功能时钟芯片版图27总结29致谢语30参考文献31附录32III引言引言 Synopsys公司是一家主导于为集成电路设计方面供应电子设计自动化软件（EDA）工具的企业，它为环球的电子市场提供了技术领先的验证平台与IC设计，并着力于复杂芯片上系统（SOCs）的开发。Synopsys软件中包含
9、20多种设计及验证工具，如代码设计规则检查工具LEDA、RTL级仿真工具VCS-MX、综合工具Design Compiler、静态时序分析工具Prime Time、形式验证工具Formality以及综合工具Synplity Pro等。 在国内，电子钟行业已经相对比较成熟，本次设计为了降低电子钟的成本，减少电子钟的面积和体积，集成更多的个性化功能，要求基于硬件描述语言VHDL或Verilog HDL为基础的EDA设计方法，设计新型的电子钟。本设计涉及了EDA设计的完整流程，可以很方便地通过修改增删，应用于各种相关系统中。1第一章：synopsys第一章: Synopsys简介1、 Synopsy
10、s的简单工作原理 Desgin Compiler（DC）工具是Synopsys公司的旗舰产品，是Synopsys的逻辑综合优化工具，它根据设计描述和约束条件并针对特定的工艺库，自动综合出一个优化的门级别电路。它提供约束驱动时序最优化，从速度、面积和功耗等方面来优化电路设计，支持平直或层次化设计；最终得出多种于性能上的报告，从而在提高设计性能的同时也减少了设计的时间。2、 Synopsys的应用基于Synopsys的芯片设计流程可以分为前端流程和后端流程，前端流程主要是系统设计、逻辑综合并向foundry提交网表，后端流程主要是进行版图设计。基于Synopsys的前端设计流程主要分为以下几个步骤
11、：1 编写RTL HDL 程序代码；2 用LEDA工具对程序进行语法验证；3 用VCSMX TestBench工具进行功能仿真;4 用DC工具对设计进行综合优化，得到SDF门级网表文件。2第二章：Design Compiler和Modelsim简介第二章：Design Compiler和 Modelsim简介2.1 Design Compiler介绍Design Compiler能够对时序电路或者层次化的组合电路来优化其可布性、面积和速度。要按照既定的电路测量特征来实现目标，就要将DesignCompiler综合至一个电路中，同时将其放入目标库中，如此生成的原理图或者网表才是适用于我们计算机辅
12、助攻击工程(CAE)工具的。总体上来说，design compiler 作为一种综合性的工具，在VHDL或verilog产生相对的RTL级文件后，对设计设置约束条件，如时序、面积等，产生出对应的设计网表，供应于后端布局布线的使用。逻辑综合方面就是将我们的HDL语言描述的电路通过转换，最终以工艺库器件来构成网络表格的过程。synopsys公司的综合工具Design Compiler是现下比较流行的目前综合工具，在实践和设计的过程中，我们将使用这一工具。Design compiler的工作模式分为两种，分别是tcl模式以及图形模式。如果设计中多直观性有更多的需求，那图形界面design visio
13、n将是我们的选择。但TCL命令行模式对于新手来说则需要再不断的设计过程中摸索，才能逐渐熟悉而达到灵活运用操作。Tcl模式下的工具在启动之前，我们需要做好四项准备工作：工具的启动文件、设计的HDL源文件、设计的约束条件、采用的工艺库文件。在图形界面模式下至少需要所设计的HDL源文件和所采用的工艺库文件。使用Design compiler首先要启动文件，启动文件用来指定综合工具所需要的一些初始化信息。DC名为“.synopsys_dc.setup”的是一个启动文件，在我们启动它时，DC将会按照如下顺序进行搜索，同时安装到相对应目录下的启动文件。设计的读入有两种方法：analyze加elaborat
14、e和read。analyze命令主要是为了对RTL代码进行分析和翻译，同时将过程的中间结果量存入到预先指定的库位置中，而下一步工艺映射的准备则少不了以Elaborate命令来设计并且建立好一个结构级的且与工艺无关的描述。Read命令下，则可将elaborate和analyze的工作完成，与此同时，我们还能用read命令对EDIF进行格式设计、对db进行读取。不过，矛盾的存在总有其两面性，read命令的缺陷在于对VHDL的构造体选择功能和参数修改上不能提供支持。 在进行下一步的工作之前，需要将连接中定义的模块建立与设计中调用的子模块建立起对应的关系，这种过程称为链接。该过程的完成可以采用link
15、命令，也能用compiler命令在综合时以隐藏的方式来进行。而实例唯一化的引出即是当设计过程中的某个子模块被多次调用而来的。实例唯一化即是对同一个子模块中的几个实例，进而生成几个不同的子设计的过程。这样的做法在于，要进行实例唯一化，是因为多种电路形式来实现相同模块的不同实例可以在DC综合的过程中使用，这就使得在uniquify命令能够完成实例唯一化的前提下，所看到DC中工作的这些实例是一些不相同的设计。设计环境包括电源电压参数、电路工作时的温度，还有线上负载、输入驱动、输出负载等情况。一般的工艺库，工作环境的影响因素或者影响的参数主要有电源电压、温度、工艺偏差、互连模型，采用report_lib命令可以列出工艺库中的
