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1、第六章 存储器接口 本章内容6.1 半导体存储器6.2 存储器接口技术6.3 主存储器接口6.4 高速缓冲存储器接口6.1 半导体存储器存储器系统：容量大、速度快、成本低分级结构：高速缓冲存储器(Cache)、主存储器(MM)、辅助存储器(外存储器)1. 半导体存储器MOS型:集成度高、功耗小、成本低双极型:速度快、集成度低、功耗大、成本高 按制造工艺分随机存取存储器(RAM):易失性静态(SRAM):双稳电路;速度快动态(DRAM):靠电容存储,刷新;集成度高、功耗和价格低掩模ROM:用户不可写入可编程PROM:用户可写入一次用紫外线擦除的、可编程EPROM:可多次写入;紫外线擦除电擦除的、
2、可编程E2PROM:可多次写入;电擦除只读存储器(ROM):非易失性 按存取方式分中央处理器快 存外 存主 存存储器的分级结构内存主机速度快、容量小速度慢、容量大2. 半导体存储器的主要性能指标 存储容量:能存储二进制数码的数量,即存储元的个数;mn,1K4, 8KB 存取时间(读写周期):从启动一次存储器操作到完成该操作所经历的时间 功耗:每个存储元消耗功率的大小;w/位、mw/位 可靠性:对电磁场及温度变化等的抗干扰能力,无故障时间:数千小时3. 存储芯片的组成 地址译码器:接收n位地址，产生2n个选择信号 控制逻辑电路:接收片选、读写信号，控制传送 数据缓冲器:数据中转 存储体:主体，由
3、存储元按规律排列字结构、位结构地址译码器数据缓冲器存储矩阵控制逻辑n位地址2n-10101mm位数据R/WCS6.2 存储器接口技术1. 存储器接口应考虑的问题1）与CPU的时序配合慢速存储器:产生“等待申请”,插入等待周期8086系统总线周期T1:发出地址 T2：发读写命令T3:传送数据,前沿检测READY T4：结束操作 产生等待申请的条件:IO/M、RD/WR、地址译码 等待周期个数控制:READY=0的时间;触发器级数（TW中操作同T3） Q1 C D1 Q2 C D2IO/M&RDY送往8284CLK插入2个TW(多加1级缓冲器)CD3Q3Q3RDY1 Q3CLKT1T2T3TWTW
4、IO/MD2=Q1Q1D3=Q2READY (8284输出)T4Q3RDYCLKT1T2T3TWT4IO/MD2=Q1Q2READY (8284输出)2）CPU总线负载能力 小型系统:直接相连 较大系统:加缓冲器或驱动器3）存储芯片的选用 芯片类型RAMROM：EPROM、E2PROMCache：双极型RAM或高速MOS静态RAMMM小容量（64KB内）：SRAM大空量：DRAM 芯片型号原则:满足容量要求情况下,尽量选用容量大、集成度高的（减轻负载 降低成本 减小电路板面积）（构成8KB）芯片型号芯片数量AB的负载DB的负载2114(1K4)1682=1681=86116(2K8)441=4
5、41=46264(8K8)1112. 存储器地址译码方法(8位机为例)1）片选控制的译码方法 线选法:1根高位地址选中1个芯片A12(1) 4KB(2) 4KB(3) 4KB111A13A14A011 （用4KB构成12KB）（反相器标记用于小容量）A12=0,选中(1);A13=0,选中(2);A14=0,选中(3)优点:简单缺点:地址重叠、地址空间不连续 全译码法:所有高位地址译出全部地址空间（特点 地址连续与单元一一对应）(1) 4KBCS(2) 4KBCS(16) 4KBCSA0114-16 译码器Y0Y1Y15 混合译码法:部分译码与线选法结合（以下用4KB构成24KB）(1) 4K
6、BCS(4) 4KB(6) 4KBA011A1213(5) 4KBCSCSCS11A14A152-4 译码器Y0Y3缺点:同线选法 部分译码法:高位地址中的部分参与译码（用4KB构成32KB）(1) 4KB(2) 4KB(8) 4KBCSCS4-16 译码器Y0Y1Y7 A15CS缺点:同线选法 实际中常用经改进后的部分译码法2）地址译码电路的设计设计步骤: 确定存储器的地址空间 画地址分配图或地址分配表 确定译码方法并画地址位图 选合适器件，画译码电路图74LS138ABCG2AG2B+5VY0Y1Y4Y5(2片ROM的片选)11114片RAM的片选A13A11A12A15A14A10举例:
7、用2KB的ROM和1KB的RAM构成4KB的ROM(0000H0FFFH)和4KB的RAM(2000H2FFFH)，16位地址共用6片 2片ROM,4片RAM（地址 分配表）芯片编号类型与容量地址范围1ROM 2KB0000H07FFH2ROM 2KB0800H0FFFH3RAM 1KB2000H23FFH4RAM 1KB2400H27FFH5RAM 1KB2800H2BFFH6RAM 1KB2C00H2FFFH（地址位图）译码允许一次译码A15A14A13A12A11A10A9000000片1的A01000001片2的A010001000片3的A09001001片4的A09001010片5的
8、A09001011片6的A09二次译码3）存储器与控制总线、数据总线的连接 与控制总线的连接：用控制：用控制；用控制RAMROM:，可与CS一同控制 与数据总线的连接非字结构的存储芯片多片组合成8位长度（除数据线外所有信号连在一起）6.3 主存储器接口1. EPROM与CPU的接口1）芯片特性(2716)2K8,存取时间450ns引脚(24):A010、D07、GND、Vcc、Vpp、(PD/PGM)、OEVpp:编程电源,编程时,+25V;正常读出时,+5V(PD/PGM):片选(功率下降/编程脉冲),编程时宽度为50ms的正脉冲;读出时,1,功率下降75:允许输出,低有效工作方式信号工作方
9、式（PD/PGM）VppD07读00+5V输出输出禁止1+5V高阻功率下降1+5V高阻编程正脉冲1+25V输入编程核实00+25V输出编程禁止01+25V高阻2）接口方法 低位地址、数据线直接相连 Vcc连+5V,Vpp由开关控制 确定译码方法并画地址位图 CE、OE由高位地址、控制信号译码 SRAM与CPU的接口1）芯片特性(2114)1K4,存取时间450ns引脚(18):Vcc、GND、A09、D03、CS、WEWE:=0,写;=1,读2）接口方法 低位地址A09直接相连 D03与数据总线连续4位相连;每2片组成8位 CS由高位地址译码产生 WE受MEMW控制译码器A010A1115A0
10、101MRDCEOERD译码器2716A010A0101MCEOED07译码器A010A1115A010MCEOED07RD2. SRAM与CPU的接口1）芯片特性(2114)1K4,存取时间450ns引脚(18):Vcc、GND、A09、D03、CS、WE:=0,写;=1,读2）接口方法 低位地址A09直接相连 D03与数据总线连续4位相连;每2片组成8位 由高位地址译码产生 受MEMW控制3）接口举例举例:用2716构成4KB的ROM(0000H0FFFH); 用2114构成4KB的RAM(2000H2FFFH)，16位地址 共用2片27168片2114,每2片为一组（分析同6.2）MEM
11、WD4774LS138ABCA15A14A13A12A11G2AG2B+5VY0Y1Y4A1011112716 (1)CEOE2716 (2)CEOE21O14 (1)CSWECSWE(5)2114 (2)CSWECSWE(6)2114 (3)CSWECSWE(7)2114 (4)CSWECSWE(8)MEMRA010A10D07A010D07A09A09D03D03Y53. DRAM与CPU的接口地址两路复用锁存定时刷新DRAM接口的特殊性1）芯片特性(2164)64K1,存取时间200ns,刷新时间间隔2ms引脚(16):Vcc、GND、A07、RAS、CAS、DIN、DOUT、WE RAS:行选通信号 CAS:列选通信号 DIN:数据输入信号 DOUT:数据输出信号结构特征 地址输入:RAS有效,输入低8位作行地址;有效,输入高8位作列地址 单元选择:4个128128阵列,行、列地址最高位进行四选一 刷新:有效,无效;一次刷新4128个(控制四选一电路和数据输出) 刷新一遍所有存储元需128个刷新周期2）接口方法(借助DRAM控制器)CPU仲裁电路刷新地址计
