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1、交叉器解交叉器设计说明文档卷积交错器与解交错器的Verilog实现 / 卷积交错器与解交错器的Verilog实现交错器与解交错器的Verilog设计0 序言在数字通信中由于信道固有的噪声特点以及衰落特点 , 信息在有干 信道 不可以防备的会 生差 。 了提高通信系 信息 的可靠性，一般采用 技 来提高通信系 抗干 能力。但是当信道 生突 差 ，会造成 的 ，超 的 能力。交 技 作 一 改进通信系 性能的方式，将数据依照必然的 打乱，把本来 的差 分别开来，使突 性 化 随机性 ，能 提高通信系 抗突 差 的能力和降低 复 度。VHDL作 一种硬件 采用的 准 言, 降低 FPGA的 度 ,
2、使整个系 的 和 周期 短。本 利用 FPGA 交 , 能大大 减 路的体 , 提高 路的 定性。1 卷积交错和解交错的原理交 程可算作一个 程 , 他把 的数据 行必然的排列 合 , 提高原有 的 突 的能力。数字通信中一般采用的同步交 有 2 种 :(1) 交 也叫矩 行列 置法。可以表述 一个二 存 器 列(NB)。交 程是数据先按行写入, 再按列 出 ; 解交 程 相反，是数据先按列写入 , 再按行 出。 交 构 ,但数据延 而且所需的存 器比 大。(2)卷 交 交 器的 入端的 入符号数据按 序分 入B条支路延 器,每一路延 不同样的符号周期。第一路无延 , 第二路延 M个符号周期
3、, 第三路延 2M个符号周期 , , 第B路延 ( B - 1 )M个符号周期。交 器的 出端按 入端的工作 拍分 同步 出 支路 延 的数据。卷 交 每条支路符号数据的延 拍 di = ( i - 1)M B , i = 1,2, , B。解交 器的延 数与交 器相反。- 1 -卷积交错器与解交错器的VHDL实现和 FPGA实现图 1 卷积交错器和解交错器原理图在仔细比较块交错和卷积交错两种方法此后，考虑到缩短延时和减小器件体积，小组决定采用卷积交错的方法来设计。但是实现卷积交错的延时方法有多种，一是采用 移位寄存器法 ，直接利用 FIFO实现每条支路的延时， 这种方法实现简单， 但是当 B
4、与 M值较大时，需要耗资大量的寄存器 ( 图 2所示 ) ；二是利用 RAM来实现移位寄存器 的功能，经过控制读写地址来实现每条支路延缓。在做课程设计的过程，我们考虑过第一种方法，由于其设计思路和做法都相对简单，但是当需要较大的延时数时，移位寄存器变得很大，占用了大量的编译时间和芯片空间，本质中其实不可以取。我们最后采用了 RAM 来实现移位，合理地设计读写地址按规律变化，即可实现所要的延时。下面将阐述设计细节。2 卷积交错器和解交错器的VHDL设计设计要求，交错深度B = 12 , M = 17 ,即有 12条数据通路。本小组采用RAM 来实现输入数据的时延，依照必然的读写地址规律同时读写R
5、AM 中的储藏单元。实现框图如图4- 2 -卷积交错器与解交错器的VHDL实现和 FPGA实现其中输入的数据为16位的序次循环序列，循环范围0-1000，方便观察仿真结果； 读写使能控制信号受时钟的上升沿控制；Flag端口是通道 0的标志，使输入数据直接输出。本设计中的 要点点是 RAM 地址的分配和读写地址的产生 。所谓 RAM 移位法是把 RAM 地址分给 12支路，每一支路对 RAM 储藏单元的读写实现近似于对移位寄存器的操作。为了使所用资源最优化，采用电路计算获取读写地址。交错器各通道的写地址以以下图所示，而读地址则在写地址的数值上加1，经过计算可以知道，第0通道无延时；第1通道延时
6、17*1 个时钟周期；第 2通道延时 17*2 个时钟周期 .依此类推，第 11通道延时 17*11 个时钟周期。总合所需储藏单元数为 1 + 18 + . + 188 = 1134 ，相应的要用到地址总线为 11b。也就是说要用到 2k 的 RAM 。图5.交错器写地址总结为数学计算公式， 设第 i通道的基地址为 bi(base address)，尾地址为ci，各通道的变址为 ai，则 RAM 的读写地址的变化规律为：第i 通道读地址 : rd_add = ai + bi ;第i 通道写地址 : wr_add = ai + bi - 1;当 ai 0wr_add = ci;当 ai = 0
7、;- 3 -卷积交错器与解交错器的VHDL实现和 FPGA实现解交错器则与此相反，RAM 写地址以下图6.解交错器写地址生成上述的读写地址的实现框图以下所示图7.读写地址产生的逻辑框图以上所述讲解了读写生成器的实现思路，可以说成功实现这个模块，交错器就基本做完了。下面再简单阐述一下RAM 的实现过程，本来可以使用Quartus自带的RAM 模块，但考虑到课程设计的学习惯质，决定自己实现一个RAM 。从上述解析可知，我们需要 2 个 2K * 16 的 RAM 模块，一个用于储藏交错器输出的数据，一个用于储藏解交错器的输出数据。实现的方法也很简单，构造一个2048 *16 的二维数组，16位的地
8、址经过conv_integer 从std_logic_vector15.0 转为 integer，作为数组的下标，这样就把数据存入了数组对应的储藏单元，实现了 RAM 的功能。最后从全局的角度看下我们设计的整个交错 解交错的系统，系统框图以下- 4 -卷积交错器与解交错器的VHDL实现和 FPGA实现图 8.交错解交错系统整体框图3 设计仿真结果经过 ”、”w_r_addcreat.vhd ”、”、”这4个文件生成 5个模块电路，在 quartus中连接好后，再将图形文件转变为一个 vhd文件 ”inter.vhd ”，尔后在 ModelSim 中进行仿真，仿真波形以下所示图 9.交错器输出读
9、、写地址从仿真结果可以看到交错器写地址依次输出0、1、19、54、106、175、261、 364、 484、 621、 775、 946、 0、 2、 20、 55.素来这样循环重复下去，而读地址则滞后一位(第 0通道除外 )，与设计初衷一致。- 5 -卷积交错器与解交错器的VHDL实现和 FPGA实现图10. 0-1000 序次序列发生上图为序次序列的仿真结果， 可以看到， seq_out输出从 0数到 1000屡次循环，这样设置的目的是低价观察解交错器的输出结果，可以推想到若输入的序列是随机的，解交错器也可以同样地还原出来。图 11.解交错器输出读、写地址从仿真结果可以看到解交错器写地址
10、依次输出0、188、359、513、650、770、873、959、1028、1080、1115、1133、1、 189.素来这样循环重复下去，而读地址则滞后一位，与设计初衷一致。图 12.交错 解交错数据输出( 初始图 )图 13.交错解交错数据输出 ( 解交错有数据输出)从交错 解交错输出数据波形图可以看出，在交错器 RAM 数据未填充完- 6 -卷积交错器与解交错器的VHDL实现和 FPGA实现成前，解交错出的数据都是随机的，尔后在延时12 * (12-1)*17 =2244个时钟周期此后，解交错出正确的数据。仿真结果与设计初衷一致。至此，设计和仿真都完成了。4 课程设计总结经过小组队长
11、的组织协调停各成员积极配合，我们的课程设计在进行了3天的努力攻关此后，终于圆满地达到了所有技术指标。我们从不知交错器为何物到最后设计出来，期间遇到过无数的挑战和烦恼。举个例子，在写 vhd程序的时候，由于分不清 variable和 signal 的差异，我在定义的时候都是任意用的，结果就是编译诚然经过了，但仿真时出现好多平白无故的时序错误，本来判断好一个信号将被赋值却不知为何要等到下个时钟才能做出判断，这个问题曾纠结了我们队半天之久。由于不知道问题出在哪，队长决定重新把 VHDL 的课本看一遍，在翻到表达信号的章节时， 一句话让队长我茅塞顿开， ”信号幅值有延缓， 信号的赋值在进度结束后才见效
12、 ”，我欣喜若狂， 立马把程序重新写了一遍， 顺利地解决了这个时序错乱的问题。还有我在用 Quartus编译时发现他对 RAM 的编译速度实在太慢， 在盘问相关资料后发现 Quartus的编译过程中还要对程序进行综合， 生成各种门电路， RAM 由于写得较大，门电路好多，编译效率自然很低。由于我们现在只处于仿真的初级过程，于是决定更换ModelSim 进行编译，果不其然，速度快了好多。后期我们又联合地使用两个工具，利用Quartus的富强自动生成vhd 文件，画图等，利用 ModelSim 富强的仿真能力进行功能仿真，很好地运用了 Altera 公司的两大利器。像这样的遇到问题- 解决问题的过程还有好多，但无论怎样，我们终于战胜了重重困难阻挡， 圆满实现了交错 解交错器的功能， 对数字系统设计的流程有了进一步的认识。经过这一次 VHDL 课程设计， 我们提高了查阅资料、 小组合作分工、 共同排艰克难的能力，将课上所学知识运用到了本质，可谓收获良多。最后感谢姜老师和实验课师兄的指导帮助，感谢你们的勤奋
