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1、第一次1. 熟悉数字电子技术实验箱、学会导线测试箱的使用；2. 测试实验室常用数字逻辑芯片的逻辑功能：74LS00 74LS02 74LS04 74LS08 74LS20 74LS32 （预习时查出每个芯片的功能、内部结构以及管脚分配）3. 用一片74ls00分别实现下列逻辑函数： （预习时学画出电路原理图）4. 化简下列函数并用常用门电路实现： 第二次1.用最少的门电路实现三输入变量的奇偶校验电路。当三个输入端有奇数个1时，输出为高，否则为低（预习时画出电路原理图，注明所用芯片型号）2.用最少的门电路实现1位全加器（预习时画出电路原理图，注明所用芯片型号）3.设A、B、C、D是4位二进制数（
2、A为高位），可用来表示16个十进制数。请设计一逻辑电路，使之能区分下列三种情况：（1） （2） （3） （预习时画出电路原理图，注明所用芯片型号）4.用门电路实现“判断输入者与受血者的血型符合规定的电路”，测试其功能。要求如下： 人类由四种基本血型：A、B、AB、O 型。输血者与受血者的血型必须符合下述原则；O型血可以输给任意血型的人，但O型血的人只能接受O型血；AB型血只能输给AB型血的人，但AB血型的人能够接受所有血型的血；A 型血能给A型与AB型血的人；而A型血的人能够接受A型与O型血；B型血能给B型与AB型血的人，而B型血的人能够接受B型与O型血。试设计一个检验输血者与受血者血型是否符
3、合上述规定的逻辑电路，如果符合规定电路，输出高电平（提示：电路只需要四个输入端，它们组成一组二进制数码，每组数码代表一对输血与受血的血型对）。 约定“00”代表“O”型 “01”代表“A”型 “10”代表“B”型 “11”代表“AB”型（预习时画出电路原理图，注明所用芯片型号）第三次1.用一个3线8线译码器和最少的门电路设计一个奇偶校验电路，要求当输入的四个变量中有偶数个1时输出为1，否则为0（预习时画出电路原理图，注明所用芯片型号）2.用4选1数据选择器74ls153实现三输入变量的奇偶校验电路。当三个输入端有奇数个1时，输出为高，否则为低（预习时画出电路原理图，注明所用芯片型号）3.七段显
4、示译码电路设计：利用集成8421BCD译码器MC4511对输入的4位二级制数译码，并用共阴极数码管显示（预习时查出MC4511、共阴极数码管的内部结构及管脚分配，画出原理图）第四次1.测试JK触发器逻辑功能：74LS112是双J-K触发器，利用实验箱上的0-1电平、高低电平指示和单脉冲测试74LS112上一个J-K触发器的逻辑功能。自拟实验表格，记录实验结果（预习时查出74LS112的内部结构及管脚分配）2.测试D触发器逻辑功能：74LS74是双D触发器，利用实验箱上的0-1电平、高低电平指示和单脉冲测试74LS74上一个D触发器的逻辑功能。自拟实验表格，记录实验结果（预习时查出74LS74的
5、内部结构及管脚分配）3.用D触发器和74LS138译码器实现彩灯循环电路。要求8只彩灯，7亮一暗，且这一暗灯可以循环移动（预习时画出电路原理图）第五次1.用十进制计数器 74LS90实现六进制计数器2.用74LS161实现10进制计数器，并用两种方法构成6进制计数器，计数循环为00000101。3.将上述两步所做成的6进制计数器和10进制计数器级连成60进制的秒计数器（预习时画出电路原理图）第六次 实验考试题目：1、 利用Verilog描述一高电平有效的3-8译码器，并在quartus软件中进行时序仿真和功能仿真。2、 利用Verilog描述一4选1的数据选择器，并在quartus软件中进行时
6、序仿真和功能仿真。要求：自学数字电子技术基础附录A中的内容，实验前写出程序源代码。4选1的数据选择器程序内容：module text(A,B,C,D,S1,S0,Y);input A,B,C,D,S1,S0;output Y;reg 1:0 SEL;reg Y;always (A,B,C,D,SEL) beginSEL = S1,S0;if (SEL=0) Y = A;else if (SEL=1) Y = B;else if (SEL=2) Y = C;else Y = D;endendmodule图1.功能仿真图2.时序仿真高电平有效的3-8译码器：程序内容：module a3_8yima
7、qi20100620(data_in,data_out); input2:0 data_in; output7:0 data_out; reg 7:0 data_out;always(data_in)begin case(data_in) 3b000:data_out=8b0000_0001; 3b001:data_out=8b0000_0010; 3b010:data_out=8b0000_0100; 3b011:data_out=8b0000_1000; 3b100:data_out=8b0001_0000; 3b101:data_out=8b0010_0000; 3b110:data_o
8、ut=8b0100_0000; 3b111:data_out=8b1000_0000; endcaseendendmodule图3.功能仿真 图4.时序仿真题目：3、 利用Verilog语言描述一分频器使其能将50MHz的时钟信号转换为1Hz的信号，并在quartus软件中进行时序仿真和功能仿真。4、 利用Verilog语言描述一10进制计数器，并在quartus软件中进行时序仿真和功能仿真。5、 利用Verilog语言描述一共阳极的7段数码管的译码电路，并在quartus软件中进行时序仿真和功能仿真。要求：自学数字电子技术基础附录A中的内容，实验前写出程序源代码。分频器module z2(c
9、lk_out,clk_in);output clk_out;input clk_in; integer cnt=0;reg clk_out=0;always(negedge clk_in)beginif(1)beginif(cnt=49999999)begin clk_out=!clk_out;cnt=0;endelsecnt=cnt+1;endendendmodule十进制计数module z1(CP,Q);input CP;output 3:0Q;reg3:0Q; always (posedge CP)begin if(Q4b1001) Q=Q+1;else Q=4b0000;end en
10、dmodule共阳数码管module z3(decodeout,decodein);output6:0 decodeout;input3:0 decodein;reg6:0 decodeout;always (decodein)begincase(decodein) 4d0:decodeout=7b0000001;4d1:decodeout=7b1001111;4d2:decodeout=7b0010010;4d3:decodeout=7b0000110;4d4:decodeout=7b1001100;4d5:decodeout=7b0100100;4d6:decodeout=7b0100000;4d7:decodeout=7b0001111;4d8:decodeout=7b0000000; 4d9:decodeout=7b0000100;default: decodeout=7bx;endcaseendendmodule
