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1、桂林电子科技大学成教院试卷数字逻辑电路（三）一、 填空题1. 二进制数1101011.011B对应的十进制数为 ，对应的8421BCD码为 。2. 逻辑函数化简的方法 和 。3. 描述逻辑函数各个变量取值组合和函数值对应 关系的表格叫 。4. 用与、或、非等运算表示函数中各个变量之间描述逻辑关系的代数式叫 。 5. 函数 的反函数= 。6. 用文字、符号或者数码表示特定对象的过程，叫做 。7. 把代码的特定含义翻译出来的过程叫 ；n位二进制译码器有 个输入，有 个输出，工作时译码器只有一个输出有效。8. 两个1位二进制数相加叫做 。两个同位的加数和来自低位的进位三者相加叫做 。9. 一级触发器
2、可以记忆 二进制信息，一位二进制信息有 2种状态。10. 时序逻辑电路由 和 两部分组成。二、 单项选择题1. 标准或与式是由（ ）构成的逻辑表达式。A 最大项之积 B 最小项之积C 最大项之和D 最小项之和2. 逻辑函数F=AB与G=AB满足（ ）关系。A 互非B 对偶C 相等D 无任何关系3. n个变量可以构成（ ）个最小项。A nB 2nC 2nD 2n-14. 把代码的特定含义翻译出来过程称为（ ）。A译码 B编码C数据选择 D奇偶校验5. 能使逻辑函数F=ABCD均为1的输入变量组合是（ ）。A 1101，0001，0100，1000 B 1100，1110，1010，1011C 1
3、110，0110，0111，1111 D 1111，1001，1010，00006 用来判断电路全部输入中1的个数奇偶性的电路称为（ ）。A触发器 B计数器 C数据选择器 D奇偶校验器7. 构成模值为256的二进制计数器，需要（ ）级触发器。A 2 B 128C 8D 2568. 同步计数器是指（ ）的计数器。A由同类型的触发器构成 B各触发器时钟端连在一起，统一由系统时钟控制C可用前级的输出做后级触发器的时钟 D可用后级的输出做前级触发器的时钟9.可以用来暂时存放数据的器件是（ ）。A计数器B寄存器 C全加器 D序列信号检测器 10. 在10位D/A转换器中，其分辨率是（ ）。A B C D
4、 三、根据给定的输入波形，画出下列各电路的输出波形1. 门电路如图3.1（a）所示，输入A、B和C的波形如图3.1（b），根据输入波形画出输出F的波形。图3.1ABCF1ABCF(b)2. 门电路如图3.2（a）所示，输入A、B和C的波形如图3.2（b），根据输入波形画出输出F的波形。C图3.2(b)1ABF(a)&ABCF3. 触发器电路如图3.3（a）所示，输入A、B的波形如图3.3（b）所示，试画出和的波形，设触发器的初态为0态。AB图3.3（b） QQ图3.3（a） G1QQ&AB4. 触发器电路如图3.4（a）所示，时钟CP和输入A、B的波形如图3.4（b）所示，试画出的波形，设触发
5、器的初态为0态。图3.4（a）QQ1J C11KJCPKCPJK图3.4（b）四 分析题1. 分析图4.1所示的电路，并说明电路的特点。图4.1&1ABCENA0A1A2Y0Y1Y2Y3Y4Y5Y6Y7&74LS138F1Q2. 分析图4.2所示电路，要求写出输出表达式和真值表，并说明电路功能。五、设计题1.用1片8选1数据选择器实现组合逻辑函数F(A,B,C)=m(0,1,2,4,6)。8选1数据选择器74LS151的逻辑符号如图5.1所示。YYENA2A1A0D7 D6 D5 D4 D3 D2 D1 D0MAX（74LS151）图5.1 74LS151的逻辑符号2. 采用某种预置法将2片C
6、T74161（四位二进制加法计数器）实现24进制计数器，CT74161的逻辑符号如图5.2所示，其功能表如表5.2所列。要求写出设计过程，完成电路的连线，并注明相应的输入和输出端口的名称。图5.2 CT74161的逻辑符号EP Q0 Q1 Q2 Q3 CET 74LS161 CP D0 D1 D2 D3 表5.2 74LS161的功能表 EP ET CP功能 0 1 0 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 复位预置保持保持保持计数数字逻辑电路（三）参考答案一、 填空题1.107.375; 00010000111.001101110101 2.公式法;卡诺图法 3.真
7、值表 4.逻辑函数5.6.编码7.译码；.半加器；全加器9.2；和10.组合逻辑电器；触发器二、 单项选择题. .B三、根据给定的波形，画出下列各电路的输出波形1.ABCF2.F=（A+B）CABCFF3.ABQ状态不定状态不定4.CPJKF1四、 分析题1.解：F1= m (1,2,4,7) F2= m (3,5,6,7)功能：全加器，F1 和F2:向高位进位2.解：SO= CO=AB A BSO CO 0 0 0 1 1 0 1 10 01 01 00 1电路：半加器 A,B两个加收，SO: 和； CO：向高位进位五、 设计题1. 解：F(A,B,C)= m(0,1,2,4,6)= 选取A
8、,B,C为数据控制端 = D0: D1: D2: D3: 电路图：CBAMAX（74LS151）“1”DY YENA2A1A0 D7 D6 D5 D4 D3 D2 D1 D0Q2、解：设计图如下，Q端为输出端，D端为数据输入端，为复位端，为置数端，EP ET为工作状态控制端，CP为脉冲输入端设计过程：采用预置数法，把第1片的进位输出端C与第二片的工作状态控制端EP、ET相连，当第一片计满16时C输出1，第二片开始工作并计入1，下个脉冲到来时第一片的C变为0，第一片开始从0计数，当第一片的Q3 Q2 Q1Q0为0111且第二片的Q3 Q2 Q1Q0为0001时，与非门的输出变为0了，置数端处于有效工作状态，把两片的Q端全部置成零，开始新一轮的计数，计数范围为023，共计24个脉冲，实现24进制计数器
