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1、EDA/SOPC 系统开发平台用 户 使 用 手 册北 京 百 科 融 创 教 学 仪 器 设 备 有 限 公 司 目录第一章综 述3第二章系统模块72.1 系统组成72.2 模块介绍92.3 使用注意事项：352.4 SOPC-NIOSIIEDA/SOPC 系统开发平台说明36SOPC-IV 实验指导书 用户使用手册 第一章综述SOPC-NIOSII EDA/SOPC 实验开发系统是根据现代电子发展的方向，集 EDA 和 SOPC 系统开发为一体的综合性实验开发系统，除了满足高校专、本科生和研究生的 SOPC 教学实验开发之外，也是电子设计和电子项目开发的理想工具。整个开发 系统由核心板 S
2、OPC-NiosII-EP2C35、系统板和扩展板构成，根据用户不同的需求 配置成不同的开发系统。SOPC-NiosII-EP2C35 开发板为基于 Altera Cyclone II 器件的嵌入式系统开发 提供了一个很好的硬件平台，它可以为开发人员提供以下资源：拥有 33216 个逻辑单元和483840 bits片上存储单元Cyclone II EP2C35F672C8 FPGA16 Mbits 的 EPCS16 配置芯片1 Mbytes SRAM32 Mbytes SDRAM8 Mbytes NOR Flash ROM64 Mbytes NAND Flash ROMRS-232 DB9 串
3、行接口USB2.0 设备接口10BASE-T J45 接口多路音频 CODEC 接口4 个用户自定义按键4 个用户自定义 LED1 个七段码 LED标准 AS 编程接口和 JTAG 调试接口50MHz 高精度时钟源两个高密度扩展接口（可与配套实验箱连接）两个标准 2.54mm 扩展接口，供用户自由扩展系统上电复位电路支持+5V 直接输入，板上电源管理模块SOPC-NiosII-EP2C35开发板是在经过长期用户需求考察后，结合目前市面上以及实际应用需要，同时兼顾入门学生以及资深开发工程师的应用需求而研发的。就资源而言，它已经可以组成一个高性能的嵌入式系统，可以运行目前流行的 RTOS，如 uC
4、/OS、uClinux 等。系统主芯片采用672引脚、BGA 封装的 EP2C35FPGA，它拥有 33216 个 LE，105个 M4K 片上 RAM（共计 483840bits），35 个1818 硬件乘法器、4 个高性能 PLL 以及多达 475 个用户自定义 IO。板上提供了大容量的SRAM、SDRAM 和 Flash ROM 等以及常用的 RS-232、USB2.0、RJ45 接口和标准音频接口等，除去板上已经固定连接的 IO，还有多达 260 个 IO 通过 不同的接插件引出，供用户使用。所以，不管从性能上而言，还是从系统灵活性上而言，无论您是初学者，还是资深硬件工程师，它都会成为
5、您的好帮手。图 1-1 系统功能框图SOPC-NIOSII EDA/SOPC 实验开发平台提供了丰富的资源供学生或开发人员学习，资源包括接口通信、控制、存储、数据转换以及人机交互显示等几大模块，接口通信模块包括SPI接口、IIC 接口、视频接口，RS232 接口、网络接口、 USB 接口、标准并口、PS2 键盘鼠标接口、1Wire 接口等；控制模块包括直流电机、 步进电机等；存储模块包括CF卡、IDE硬盘、SD卡等；数据转换模块包括串行ADC、 DAC、高速并行ADC、DAC 以及数字温度传感器等；人机交互显示模块 包括 8 个按键、8 个开关、44 键盘阵列、640480 图形点阵 LCD、
6、8 位动态 7 段码管、1616 点阵以及交通灯等；另外片上还提供了一个简易模拟信号源和多路时钟模块。上述的这些资源模块既可以满足初学者入门的要求，也可以满足开发人员进行二次开发的要求。SOPC-NIOSII EDA/SOPC 实验开发平台提供的资源有：配套开发板为 SOPC-NIOS II-EP2C35（核心芯片为 EP2C35F672C8）640480 超大图形点阵液晶屏RTC，提供系统实时时钟1 个直流电机和传感器模块1 个步进电机模块1 个 VGA 接口1 路视频输入和视频输出接口1 个标准串行接口1 个以太网卡接口，利用 RTL8019AS 芯片进行数据包的收发1 个 USB 设备接
7、口，利用 PDIUSBD12 芯片实现 USB 协议转换SD 卡接口，可以用来接 SD 卡或 MMC 卡基于 SPI 或 IIC 接口的音频 CODEC 模块 2 个 PS2 键盘/鼠标接口 1 个交通灯模块 CF 卡和 IDE 硬盘接口串行 ADC 和串行 DAC 高速并行 8 位 ADC 和 DAC 触摸屏控制器IIC 接口的 EEPROM基于 1-Wire 接口的数字温度传感器 扩展接口，供用户自由扩展1 个红外收发模块1 个数字时钟源，提供 24MHz、12MHz、6MHz、1MHz、100KHz、10KHz、1KHz、100Hz、10Hz 和 1Hz 等多个时钟1 个模拟信号源，提供
8、频率在 808KHz、幅度在 03.3V 可调的正弦 波、方波、三角波和锯齿波1 个 1616 点阵 LED 显示模块1 个 44 键盘输出阵列8 位动态七段码管 LED 显示8 个用户自定义 LED 显示8 个用户自定义开关输出8 个用户自定义按键输出 3第二章系统模块2.1 系统组成本节将重点介绍开发板上所有的组成模块。图 2-1(a) 是整个开发板的模块布局图，表 2-1(b) 是对应的组成部分及其功能的简单描述。7 表 2-1 系统组成部分及其功能描述序号名称功能描述U1Cyclone II主芯片 EP2C35F672C8存储单元U13，U14SRAM两片组成 1 Mbytes，即 2
9、56K32bitsU7SDRAM32 Mbytes SDRAM（16M16bits）U15NOR Flash8 Mbytes 线性 Flash 存储器U9NAND Flash64 Mbytes 非线性 Flash 存储器U10EPCS1616 Mbits 主动串行配置器件接口资源U11，J7RS-232标准 9 针串口U10，J8USB高速 USB2.0 设备接口U4，J5网络接口10BASE-T RJ45 以太网接口U2，J1J4音频接口高性能音频 CODEC，包括音频输入、输出、MIC输入以及耳机输出等接口JP3JP6扩展接口出了板上固定连接的IO引脚，还有多达 260 个用户自定义IO口
10、通过不同的接插件引出，供用户进行二次开发JP1JTAG 调试接口供用户下载 FPGA 代码，实时调试 Nios II CPU，以及运行Quartus II 提供的嵌入式逻辑分析仪 SignalTap II 等JP2AS 编程接口待用户调试 FPGA 成功后，可通过该接口将FPGA 配置代码下载到配置器件中人机交互S1S4自定义按键4 个用户自定义按键，用于简单电平输入，该信 号直接与 FPGA 的 IO 相连S5复位按键该按键在调试 Nios II CPU 时，可以作为复位信 号，当然也可以由用户自定义为其它功能输入D1D4自定义 LED4 个用户自定义 LED，用于简单状态指示，LED均由
11、FPGA 的 IO 直接驱动DS1七段码 LED静态七段码 LED，用于简单数字、字符显示，直 接由 FPGA 的 IO 驱动时钟输入U8晶振高精度 50MHz 时钟源，用户可以用 FPGA 内部PLL 或分频器来得到其它频率的时钟电源J6直流电源输入直流电源适配器插座，适配器要求为+5V/1AU5，U6电源管理负责提供板上所需的 3.3V 和 1.2V 电压2.2 模块介绍下面对板上的各个模块及其硬件连接作详细说明。Cyclone II EP2C35 FPGA（U1）继 Altera 公司成功推出第一代 Cyclone FPGA 后，Cyclone 一词便深深的烙在广大硬件工程师心中，一时间
12、它便成为低功耗、低价位以及高性能的象征。然而在去Altera公司再一次发布第二代 Cyclone FPGA，与第一代相比，加入了 硬件乘法器，同时内部存储单元数量也得到了进一步的提升，相信Cyclone II 比它的鼻祖 Cyclone 而言，会表现出更加出色的性能本开发板上采用的FPGA是 EP2C35F672C8，它便是Altera Cyclone II 系列中的一员，采用 672 引脚的 BGA 封装，表2-2列出了该款 FPGA 的所有资源特性。Les33,216M4KMemory所有RAM1818硬件乘法器PLLs4用户可用I/O表 2-2 EP2C35F672C8 资源列表图 2-
13、2 EP2C35F672C8 芯片管脚示意图如图 2-2 所示 EP2C35的管脚名称行列合在一起来表示。行用英文字母表示，列用数字来表示。通过行列的组合来确定是哪一个管脚。如 A2 表示 A 行 2列的管脚。AF3表示AF行3列的管脚开发板上提供了两种途径来配置 FPGA：使用 Quartus II 软件，配合下载电缆从 JTAG 接口下载 FPGA 所需的配 置数据，完成对 FPGA 的配置。这种方式主要用来调试 FPGA 或 Nios II CPU，多在产品开发初期使用使用 Quartus II 软件，配合下载电缆，通过AS接口对FPGA 配置器件进行编程，在开发板下次上电的时候，会完成
14、对 FPGA 的自动配置。这种模式主要用来产品定型后，完成对 FPGA 代码的固化，以便产品能够独立工作。SRAM（U13,U14）开发板上的SRAM由2片3.3V CMOS静态RAM IDT71V416组成容量为256K32bits的存储空间，高速度SRAM和高带宽数据总线，保证了NiosII CPU可以工作在非常高效的状态。本开发板所用的SRAM为-10等级的，这就意味着Nios II CPU可以在32位总线带宽情况下，以100MHz的速度进行读写操作，数据吞吐率高达到400Mbyets/S。SRAM与FPGA的硬件连接见表2-3。FPGA 引脚U13 引脚U14 引脚信号说明AE2511A0AD2422A1AD2533A2
