《实验一ISE安装和开发流程.doc》由会员分享，可在线阅读，更多相关《实验一ISE安装和开发流程.doc（18页珍藏版）》请在金锄头文库上搜索。
1、FPGA实验培训讲义利用RCII-SP3S400开发板做FPGA实验，应具备一些条件：1、 应用此开发板应该具备的基础知识1）HDL相关知识：FPGA的设计与应用涉及到软件和硬件相关的知识，要求学员具备了一定的Verilog 或VHDL 基础。如果没有这方面的基础，可以利用课余时间把相关内容补上。2）电路相关知识：由于用FPGA开发板做实验，可能要涉及到硬件的测试等，这要求学员对开发板的整个结构和原理图要有个充分的了解，有利于硬件的调试和测试。3）接口协议该开发板提供了相关标准接口，如串口、LCD、USB 等，如果要用这些接口，希望对大家能对这些接口协议有了基本的了解，有助于相关实验的进行。4
2、）FPGA知识对FPGA的内部结构和相关资源的了解，能充分利用FPGA的资源，可加速实验的进展。所以建议学员对FPGA的基本结构和性能有个大体了解。2、使用开发板前的准备工作：1）设计软件的安装使用此开发板前，首先确保已安装了相关的设计软件，在开发包中提供现在主流的一些设计软件，包括：ISE12.2、ModelSim、Synplify，ChipScope 和Xilinx EDK，其中ISE12.2为Xilinx 公司专门用于FPGA 开发的工具，ModelSim 和Synplify是目前应用比较广泛的仿真工具和综合工具，ChipScopePro 是一个功能很强大的在线逻辑分析工具，在FPGA
3、的调试阶段很有用，如果没有安装这些软件，请先安装上述软件。建议先装ISE，再装其它的辅助工具。2）熟悉开发板的硬件环境参照提供的原理图，对照开发板，了解一下FPGA外围器件和接口的配置，对电路板的整体情况有个了解，便于以后的开发。特别是FPGA的供电电路以及FLASH的配置方法，有助于以后做相关FPGA的开发。3）利用本开发板进行FPGA实验的安排利用本开发板的实验分为四个节点，不同的节点侧重点不同，学习的内容和深度也有所不同。下面给出学习建议：第一节点为基本实验。通过这部分实验，希望学员能够掌握FPGA开发的一个基本的流程，从设计到验证再到最后的实现，主要是熟悉Xilinx FPGA设计工具
4、ISE的使用。通过Verilog 或VHDL源代码的输入，设计译码器逻辑功能，熟悉FPGA的基本设计流程。第二节点为存储器IP实验，通过这部分实验，了解如何利用FPGA内部的BlockRAM资源和FPGA外围电路中经常用到的几种存储器SRAM、SDRAM、FIFO和FLASH，掌握利用开发工具所提供的存储器IP核来实现存储器的设计和使用。第三节点为设计实验，在第一节点和第二节点的基础上，利用Verilog 或VHDL适合分层设计的思想，通过采用存储器IP核和相关逻辑实现FIFO功能，学习如何利用FPGA来实现比较复杂器件功能。第四节点为接口设计实验，这一部分内容有一定的难度，是前几部分的综合运
5、用。首先在FPGA内实现一个FIFO；再在FPGA内设计一个接口逻辑电路可实现ARM对FIFO读写操作，通过编写ARM程序实现对FIFO的读写。通过这几个节点的实验，使得大家对FPGA的设计有个比较全面的了解，从简单到复杂，由浅入深，能够自己独立的完成设计。FPGA的学习涉及很多内容，不是一朝一夕就能精通的，需要付出艰辛的努力，希望这套开发系统能够让给您有一个好的开始，为您未来的学习打下比较坚实的基础。请记住下面的一些经验：n 要开发FPGA，不仅需要熟练掌握verilog HDL语言，还需要了解FPGA芯片结构、专用模块和其底层内嵌单元（全局时钟网络、DLL模块、DCM模块、内嵌的块存储单元
6、、硬核乘法器、高速收发器和嵌入式处理器等）的使用方法。n 实用的FPGA设计方法把verilog HDL看成是一种胶合物，将芯片特有的组件融合其中，只有这样才能进行高效的开发，达到事半功倍的效果。n 面向硬件的设计思维就是指将具体功能形成硬件的RTL级模型，选择具体的物理电路来实现，再用具体合适的语言去描述，而不是凭空写verilog 代码。n 并不是所有用verilog HDL语言写的程序都是硬件可综合的。n 用verilog HDL语言来编程必须采用良好的代码风格；不仅在于了解verilog HD的语法和语句，更多的要积累实践经验，一定要注意调试过程中对相关问题和结论进行积累，才能逐步形成
7、优秀的代码设计风格。n 充分合理地利用约束文件。FPGA的可编程特性使PCB设计、加工和FPGA设计可同时进行，不必等到FPGA管脚位置完全确定后再进行，节省系统开发时间。n 在高速FPGA设计开发时，一定要重视时序！4、 使用开发板的注意事项使用此开发板需要注意以下几个问题： 1）供电问题。开发系统为开发板提供了一个5V的电源，请勿使用其他电源，以免电压不符导致开发板损坏。另外，在开发板电源边上有一个开关，用户可以不必每次插拔电源，只需用此开关来控制即可。2）请不要在上电时插拔各种接口，如JTAG、串口、VGA口、USB等3）带电测量时千万要小心不要引起电路短路实验一、ISE安装和开发流程一
8、、了解ISE软件的功能和组成Xilinx公司的ISE软件是一套以开发Xilinx公司的FPGA&CPLD的集成开发软件，它能够给用户提供一个从设计输入到综合、布线、仿真、下载的全套解决方案，其工作流程无需借助任何第三方EDA软件，但其也可以很方便地与其他EDA工具接口。设计输入：HDL代码输入、原理图编辑输入、IP core输入、State CAD状态机编辑输入和约束文件输入。综合：Xilinx自身提供的综合工具XST，可以与Mentor Graphic公司的LeonardoSpectrum和Synplicity公司的Synplify无缝链接。仿真：ISE自带一个具有图形化波形编辑功能的仿真工
9、具HDL Bencher，同时提供使用Mentor Graphic公司的ModelSim进行仿真的接口。实现：包括翻译、映射、布局布线等，还具备时序分析、管脚指定以及增量设计等功能。下载：BitGen将布局布线后的设计文件转换为位流文件；iMPACT进行设备配置和通信，控制将程序烧写到FPGA芯片或PROM芯片中去。二、安装ISE软件和FPGA开发环境建立1. ISE 12.2的安装1）、选择安装文件下的 xsetup.exe，连续next or accept。2）、选择ISE Design Suite: System Edition，next，wait3）、与matlab2010进行关联，点
10、击ok。ISE 12.2只能与MATLAB2010相关联，如未安装MATLAB2010，则不会提示。可以选择choose later。4）、 license安装。选择Locate Existing License(s)。5）、点击Copy license. ，选择文件路径，在安装目录下的:license12x.lic6）、至此，ISE安装完成，将下载器通过USB接口连接至PC机，即可自动完成下载器的驱动安装7)、ISE 12.2组件在开始程序Xilinx ISE Design Suite 12.2。2. FPGA开发环境的建立2.1 开机操作FPGA可编程逻辑器件系统实验以FPGA实验箱为基础
11、，主要需要以下组件及配件：n FPGA实验板n JTAG下载器（含JTAG 10芯连接线，USB接口线）n 电源开机步骤如下：1） 首先确定电源已关闭2） 按下图图示连接硬件设备和配件3） 接入电源，打开电源开关4） 检查下载器状态是否正常2.2 关机操作1）关闭电源2）拆除连接线装箱三、ISE的使用在计算机桌面上双击ISE图标，便可以启动ISE软件的运行。整个界面采用标准Windows格式，共分8个部分：标题栏、菜单栏、工具栏、工程管理栏、源代码文件编辑区、过程管理区、信息显示区和状态栏。标题栏菜单栏工具栏工程管理区源代码编辑区过程管理区信息显示区状态栏具体菜单栏中的各项的具体功能可以阅读相
12、关资料。下面具体介绍利用ISE软件开发FPGA的整个过程。、新工程建立选择“File|New Projiect”选项，弹出新建工程的对话框，输入工程名，选择所存路径，至于顶层源文件类型默认为HDL，点击NEXT进入工程属性，选择器件类型、封装、速度、综合工具、仿真工具以及喜欢的硬件描述语言，详见下图设置。择好后点击OK进入下一页，可以选择新建源代码文件，也可直接跳过，进入下一页。如已有源代码文件，则可以添加到工程中；如没有，则单击“NEXT”进入最户一页，单击“OK”就建立一个完整的工程文件。2、代码输入1) 在工程管理区点击鼠标右键，弹出菜单选择New Source，或者在Project栏目
13、菜单中选择New Source，弹出界面；2) 输入文件名，选择源码类型，这里选择Verilog Module，单击NEXT进入端口定义对话框；3) 输入端口名，选择端口的方向属性、总线以及MSB、LSB等，也可以在代码中进行声明。单击NEXT进入下一个界面；4) 示例程序的verilog HDL程序：module SEGdisp(SEG_LED,VD_data,SW);output 3:0 SEG_LED;input 3:0 SW;output 7:0 VD_data;reg 7:0 VD_data;reg 3:0 SEG_LED;always (SW) begincase(SW)4b111
14、0:begin SEG_LED=4b0001; VD_data=8b0110_0000; end4b1101:begin SEG_LED=4b0010; VD_data=b1101_1010; end4b1011:begin SEG_LED=4b0100; VD_data=8b1111_0010; end4b0111:begin SEG_LED=4b1000; VD_data=8b0110_0110; enddefault: begin SEG_LED=4b0000; VD_data=8b1111_1111; endendcase end endmodule5) 单击“FINISH”，完成新源
15、代码文件的建立。当代码编辑完成后要存盘时，ISE12.2要检查代码的语法，如有错误，则存盘时在信息状态栏当中会给出出错信息。根据出错信息修改代码，直到没有语法错误为止。3、进行仿真ISE仿真有两种方法：一种是利用HDL Bencher的图形化波形编辑功能编写测试文件；另一种是利用HDL语言编写测试文件，这里介绍利用HDL语言来构建测试平台。1) 测试平台建立a) 在工程管理区点击鼠标右键，弹出菜单选择New Source，弹出界面；b) 输入文件名，选择Verilog Test Fixture，打钩add to project，单击NEXT；c) 选择要仿真的文件，点击NEXT；d) 点击“FINISH”，就生成一个Verilog测试模块。ISE能自动生成
