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1、PCB设计FAQ集锦整理：萤火虫II号电子系统设计之PCB设计的好坏直接决定了产品开发的质量和周期，它已成为产品设计链中的一个关键环节。在社会化分工越来越细的今天，PCB设计已逐渐成为一门独立的学科。随着高速设计时代的来临，PCB设计已经从以前简朴的摆器件、拉线发展到一门以电工学为基础，综合电子、热、机械、化工等多学科的专业了。本栏目近期将就PCB设计人员关注的问题结合专家的精辟解答予以讨论，并从理论和实际经验双重角度深度剖析与PCB相关的各种问题的实质及解决方法。本文为连载式系列的第一部分，敬请关注。Q1：pcb设计中需要注意哪些问题？ A1：PCB设计时所要注意的问题随着应用产品的不同而不
2、同。就象数字电路与仿真电路要注意的地方不尽相同那样。以下仅概略的几个要注意的原则。 1、PCB层叠的决定；涉及电源层、地层、走线层的安排，各走线层的走线方向等。这些都会影响信号品质，甚至电磁辐射问题。2、电源和地相关的走线与过孔(via)要尽量宽，尽量大。3、不同特性电路的区域配置。良好的区域配置对走线的难易，甚至信号质量都有相称大的关系。4、要配合生产工厂的制造工艺来设定DRC (Design Rule Check)及与测试相关的设计(如测试点)。 其它与电气相关所要注意的问题就与电路特性有绝对的关系，例如，即便都是数字电路，是否注意走线的特性阻抗就要视该电路的速度与走线长短而定。Q2：在高
3、速PCB设计时我们使用的软件都只但是是对设立好的EMC、EMI规则进行检查，而设计者应当从那些方面去考虑EMC、EMI的规则呢如何设立规则呢？我使用的是CADENCE公司的软件。 A2：一般EMI/EMC设计时需要同时考虑辐射(radiated)与传导(conducted)两个方面。前者归属于频率较高的部分(30MHz)后者则是较低频的部分(30MHz)。所以不能只注意高频而忽略低频的部分。一个好的EMI/EMC设计必须一开始布局时就要考虑到器件的位置, PCB迭层的安排, 重要联机的走法, 器件的选择等, 假如这些没有事前有较佳的安排, 事后解决则会事倍功半, 增长成本。例如时钟产生器的位置
4、尽量不要靠近对外的连接器, 高速信号尽量走内层并注意特性阻抗匹配与参考层的连续以减少反射, 器件所推的信号之斜率(slew rate)尽量小以减低高频成分, 选择去耦合(decoupling/bypass)电容时注意其频率响应是否符合需求以减少电源层噪声。此外, 注意高频信号电流之回流途径使其回路面积尽量小(也就是回路阻抗loop impedance尽量小)以减少辐射。还可以用分割地层的方式以控制高频噪声的范围。最后, 适当的选择PCB与外壳的接地点(chassis ground)。 Q3：线路板设计假如考虑EMC，必然提高不少成本。请问如何尽也许的答道EMC规定，又不致带太大的成本压力？ A
5、3：PCB板上会因EMC而增长的成本通常是因增长地层数目以增强屏蔽效应及增长了ferrite bead、choke等克制高频谐波器件的缘故。除此之外，通常还是需搭配其它机构上的屏蔽结构才干使整个系统通过EMC的规定。以下仅就PCB板的设计技巧提供几个减少电路产生的电磁辐射效应。 1、尽也许选用信号斜率(slew rate)较慢的器件，以减少信号所产生的高频成分。2、注意高频器件摆放的位置，不要太靠近对外的连接器。 3、注意高速信号的阻抗匹配，走线层及其回流电流途径(return current path)， 以减少高频的反射与辐射。 4、在各器件的电源管脚放置足够与适当的去耦合电容以缓和电源层
6、和地层上的噪声。特别注意电容的频率响应与温度的特性是否符合设计所需。 5、对外的连接器附近的地可与地层做适当分割，并将连接器的地就近接到chassis ground。6、可适当运用ground guard/shunt traces在一些特别高速的信号旁。但要注意guard/shunt traces对走线特性阻抗的影响。 7、电源层比地层内缩20H，H为电源层与地层之间的距离。Q4：在高速PCB设计时为了防止反射就要考虑阻抗匹配，但由于PCB的加工工艺限制了阻抗的连续性而仿真又仿不到，在原理图的设计时如何来考虑这个问题？此外关于IBIS模型，不知在那里能提供比较准确的IBIS模型库。我们从网上下
7、载的库大多数都不太准确，很影响仿真的参考性。 A4：在设计高速PCB电路时，阻抗匹配是设计的要素之一。而阻抗值跟走线方式有绝对的关系， 例如是走在表面层(microstrip)或内层(stripline/double stripline)，与参考层(电源层或地层)的距离，走线宽度，PCB材质等均会影响走线的特性阻抗值。也就是说要在布线后才干拟定阻抗值。一般仿真软件会因线路模型或所使用的数学算法的限制而无法考虑到一些阻抗不连续的布线情况，这时候在原理图上只能预留一些terminators(端接)，如串联电阻等，来缓和走线阻抗不连续的效应。真正主线解决问题的方法还是布线时尽量注意避免阻抗不连续的发
8、生。 IBIS模型的准确性直接影响到仿真的结果。基本上IBIS可当作是实际芯片I/O buffer等效电路的电气特性资料，一般可由SPICE模型转换而得 (亦可采用测量， 但限制较多)，而SPICE的资料与芯片制造有绝对的关系，所以同样一个器件不同芯片厂商提供，其SPICE的资料是不同的，进而转换后的IBIS模型内之资料也会随之而异。也就是说，假如用了A厂商的器件，只有他们有能力提供他们器件准确模型资料，由于没有其它人会比他们更清楚他们的器件是由何种工艺做出来的。假如厂商所提供的IBIS不准确， 只能不断规定该厂商改善才是主线解决之道。 Q5：通常Protel比较流行，市面上的书也多。请介绍一
9、下Protel,PowerPCB,orCAD等软件的优劣和合用场合。 A5：我没有太多使用这些软件的经验, 以下仅提供几个比较的方向： 1、使用者的接口是否容易操作；2、推挤线的能力(此项关系到绕线引擎的强弱)；3、铺铜箔编辑铜箔的难易；4、走线规则设定是否符合设计规定；5、机构图接口的种类；6、零件库的创建、管理、调用等是否容易；7、检查设计错误的能力是否完善；Q6：请教关于仿真的问题。关于RF电路的PCB仿真，特别是涉及到EMC方面的仿真，我们正在寻求合适的工具。 A6：提供两个厂商给你参考：1、APSim (.com) 2、Ansoft (.com) Q7：我觉得信号线特性阻抗的微带线和
10、带状线模型都是要参考地平面的，现在我想问一下，假如信号线下面的铜皮都被掏空，没有参考的地平面，该如何计算顶层的信号线的特性阻抗？此外，我看一些资料写在消除信号线上噪声方面，电源平面也可以和地平面起相同的作用，是吗？A7：没有参考平面时电场与磁场的互动关系与有参考平面时不同，而这互动关系会影响到特性阻抗的值。现在绝大部分特性阻抗的计算公式都是假设有参考平面的， 我还没看到这种无参考平面的特性阻抗公式。但是，可以用TDR (Time Domain Reflectometer)对实际的板子做量测来得到无参考平面的特性阻抗。 信号线上的噪声产生的因素是别的线上的信号所产生的电场和磁场的能量经由mutu
11、al inductance及mutual capacitance而传到被感染的信号线上。电源平面和地平面基本上都是金属平面，所以对电场磁场都有屏蔽效应(shielding effect)。Q8：当一块PCB板中有多个数/模功能块时，常规做法是要将数/模地分开，并分别在一点相连。这样，一块PCB板上的地将被分割成多块，并且如何互相连接也大成问题。但有人采用此外一种办法，即在保证数/模分开布局，且数/模信号走线互相不交叉的情况下，整个PCB板地不做分割，数/模地都连到这个地平面上，这样做有何道理，请专家指教。A8：将数/模地分开的因素是由于数字电路在高低电位切换时会在电源和地产生噪声，噪声的大小跟
12、信号的速度及电流大小有关。假如地平面上不分割且由数字区域电路所产生的噪声较大而模拟区域的电路又非常接近，则即使数模信号不交叉， 模拟的信号仍然会被地噪声干扰。也就是说数模地不分割的方式只能在模拟电路区域距产生大噪声的数字电路区域较远时使用。此外，数模信号走线不能交叉的规定是由于速度稍快的数字信号其返回电流途径(return current path)会尽量沿着走线的下方附近的地流回数字信号的源头，若数模信号走线交叉，则返回电流所产生的噪声便会出现在模拟电路区域内。 Q9：请问就你个人观点而言：针对模拟电路(微波、高频、低频)、数字电路(微波、高频、低频)、模拟和数字混合电路(微波、高频、低频)
13、，目前PCB设计哪一种EDA工具有较好的性能价格比(含仿真)？可否分别说明。 A9：限于本人相应用的了解，无法进一步地比较EDA工具的性能价格比，选择软件要按照所应用范畴来讲，我主张的原则是够用就好。 常规的电路设计，INNOVEDA 的 PADS 就非常不错，且有配合用的仿真软件，而这类设计往往占据了70%的应用场合。在做高速电路设计，模拟和数字混合电路，采用Cadence的解决方案应当属于性能价格比较好的软件，当然Mentor的性能还是非常不错的，特别是它的设计流程管理方面应当是最为优秀的。以上观点纯属个人观点！ Q10：当一个系统中既存在有RF小信号，又有高速时钟信号时，通常我们采用数/
14、模分开布局，通过物理隔离、滤波等方式减少电磁干扰，但是这样对于小型化、高集成以及减小结构加工成本来说当然不利，并且效果仍然不一定满意，由于不管是数字接地还是模拟接地点，最后都会接到机壳地上去，从而使得干扰通过接地耦合到前端，这是我们非常头痛的问题，想请教专家这方面的措施。 A10：既有RF小信号，又有高速时钟信号的情况较为复杂，干扰的因素需要做仔细的分析，并相应的尝试用不同的方法来解决。要按照具体的应用来看，可以尝试一下以下的方法。 0：存在RF小信号，高速时钟信号时，一方面是要将电源的供应分开，不宜采用开关电源，可以选用线性电源。1：选择RF小信号，高速时钟信号其中的一种信号，连接采用屏蔽电
15、缆的方式，应当可以。 2：将数字的接地点与电源的地相连(规定电源的隔离度较好),模拟接地点接到机壳地上。 3：尝试采用滤波的方式去除干扰。Q11：线路板设计假如考虑EMC，必然提高不少成本。请问如何尽也许的答道EMC规定，又不致带太大的成本压力？ A11：在实际应用中仅仅依靠印制板设计是无法从主线上解决问题的，但是我们可以通过印制板来改善它：合理的器件布局，重要是感性的器件的放置，尽也许的短的布线连接，同时合理的接地分派，在也许的情况下将板上所有器件的 Chassis ground 用专门的一层连接在一起，设计专门的并与设备的外壳紧密相连的结合点。在选择器件时，应就低不就高，用慢不用快的原则。
16、 Q12：我希望PCB方面： 1.做PCB的自动布线。2.(1)+热分析3.(1)+时序分析4.(1)+阻抗分析5.(1)+(2)+(3)6.(1)+(3)+(4)7.(1)+(2)+(3)+(4)我应当如何选择，才干得到最佳的性价比。我希望PLD方面： VHDL编程-仿真-综合-下载等环节，我是分别用独立的工具好？还是用PLD芯片厂家提供的集成环境好？ A12：目前的pcb设计软件中，热分析都不是强项，所以并不建议选用，其它的功能1.3.4可以选择PADS或Cadence性能价格比都不错。 PLD的设计的初学者可以采用PLD芯片厂家提供的集成环境，在做到百万门以上的设计时可以选用单点工具。Q13：如何估算特性阻抗。 A13：(1)能否提供一些经验数据、公式和方法来估算布线的阻抗。(2)当无法满足阻抗匹配的规定期，是在
