《4时序逻辑电路习题解答.doc》由会员分享，可在线阅读，更多相关《4时序逻辑电路习题解答.doc（38页珍藏版）》请在金锄头文库上搜索。
1、4 时序逻辑电路习题解答 98自我测验题1图T4.1所示为由或非门构成的基本SR锁存器，输入S、R的约束条件是 。ASR=0 BSR=1 CS+R=0 DS+R=1图T4.1 图T4.22图T4.2所示为由与非门组成的基本SR锁存器，为使锁存器处于“置1”状态，其应为 。 A=00 B=01 C=10 D=113SR锁存器电路如图T4.3所示，已知X、Y波形，判断Q的波形应为A、B、C、D中的 B 。假定锁存器的初始状态为0。 （a） (b)图T4.34有一T触发器，在T=1时，加上时钟脉冲，则触发器 。A保持原态 B置0 C置1 D翻转5假设JK触发器的现态Qn=0，要求Qn+1=0，则应使
2、 。 AJ=，K=0 BJ=0，K= CJ=1，K= DJ=K=16电路如图T4.6所示。实现的电路是 。 A B C D 图T4.67电路如图T4.7所示。实现的电路是 。 A B C D 图T4.78电路如图T4.8所示。输出端Q所得波形的频率为CP信号二分频的电路为 。A B C D图T4.89将D触发器改造成T触发器，如图T4.9所示电路中的虚线框内应是 。 图T4.9A或非门 B与非门 C异或门 D同或门10触发器异步输入端的作用是 。A清0 B置1 C接收时钟脉冲 D清0或置111米里型时序逻辑电路的输出是 。A只与输入有关 B只与电路当前状态有关C与输入和电路当前状态均有关D与输
3、入和电路当前状态均无关12摩尔型时序逻辑电路的输出是 。A只与输入有关 B只与电路当前状态有关C与输入和电路当前状态均有关D与输入和电路当前状态均无关13用n只触发器组成计数器，其最大计数模为 。An B2n Cn2 D2 n14一个5位的二进制加计数器，由00000状态开始，经过75个时钟脉冲后，此计数器的状态为 ：A01011 B01100 C01010 D00111 15图T4.15所示为某计数器的时序图，由此可判定该计数器为 。A十进制计数器 B九进制计数器 C四进制计数器 D八进制计数器图T4.1516电路如图T4.16所示，假设电路中各触发器的当前状态Q2 Q1 Q0为100，请问
4、在时钟作用下，触发器下一状态Q2 Q1 Q0为 。图T4.16A101 B 100 C 011 D 00017电路图T4.17所示。设电路中各触发器当前状态Q2 Q1 Q0为110，请问时钟CP作用下，触发器下一状态为 。图T4.17A 101 B010 C110 D11118电路如图T4.18所示， 74LS191具有异步置数的逻辑功能的加减计数器，其功能表如表T4.18所示。已知电路的当前状态Q3 Q2 Q1 Q0为1100，请问在时钟作用下，电路的下一状态Q3 Q2 Q1 Q0为 。图T4.18A 1100 B 1011 C 1101 D 0000 表T4.18 74LS191功能表CP
5、D0D1D2D3Q0Q1Q2Q30d0d1d2d3d0d1d2d3100加法计数101减法计数11保持19下列功能的触发器中， 不能构成移位寄存器。ASR触发器 BJK触发器 CD触发器 DT和T触发器。20图T4.20所示电路的功能为 。图T4.22A并行寄存器 B移位寄存器 C计数器 D序列信号发生器214位移位寄存器，现态Q0Q1Q2Q3为1100，经左移1位后其次态为 。A0011或1011 B1000或1001 C1011或1110 D0011或1111 22现欲将一个数据串延时4个CP的时间，则最简单的办法采用 。A4位并行寄存器 B4位移位寄存器C 4进制计数器 D4位加法器23
6、一个四位串行数据，输入四位移位寄存器，时钟脉冲频率为1kHz，经过 可转换为4位并行数据输出。A8ms B4ms C8s D4s24由3级触发器构成的环形和扭环形计数器的计数模值依次为 。A8和8 B6和3 C6和8 D3和6习 题1由或非门构成的基本SR锁存器如图P4.1所示，已知输入端S、R的电压波形，试画出与之对应的Q和的波形。图P4.1解：2由与非门构成的基本SR锁存器如图P4.2所示，已知输入端 、的电压波形，试画出与之对应的Q和的波形。图P4.2解：3已知双门锁存器如图P4.3所示，试写出该锁存器的特性方程。 图P4.3 图P4.4解：先写出电路特性表。ABQnQn+1ABQnQn
7、+100011001001110110100110101111111卡诺图4写出图P4.4所示锁存器的特性方程解： CP=0时；RD=SD=0，Qn+1=Qn CP=1时；，SD=S ， 5钟控SR锁存器符号如图P4.5（a）所示，设初始状态为0，如果给定CP、S、R的波形如图P4.5（b）所示，试画出相应的输出Q波形。（a） （b）图P4.5解： 6（1）分析图P4.6（a）所示由CMOS传输门构成的钟控D锁存器的工作原理。图P4.6（a）（2）分析图P4.6（b）所示主从D触发器的工作原理。图P4.6（b）（3）有如图P4.6（c）所示波形加在图P4.6（a）（b）所示的锁存器和触发器上，
8、画出它们的输出波形。设初始状态为0。图P4.6（c）解：（1）图所示是用两个非门和两个传输门构成的钟控D锁存器。当CP=1时，=0、C=1，TG1导通，TG2断开，数据D直接送到Q和端，输出会随D的改变而改变。但G1、G2没有形成正反馈，不具备锁定功能，此时称电路处于接收数据状态；CP变为低电平0时，=1，C=0，TG1断开，TG2导通， G1、G2形成正反馈，构成双稳态电路。由于G1、G2输入端存在的分布电容对逻辑电平有短暂的保持作用，因此，电路输出状态将锁定在CP信号由1变0前瞬间D信号所确定的状态。（2）由两个D锁存器构成的主从D触发器，采用上升沿触发方式，原理分析可参考4.2.1节有关
9、内容。（3）D锁存器输出波形图D触发器输出波形图7图P4.7（a）所示的为由D锁存器和门电路组成的系统，锁存器和门电路的开关参数如下：锁存器传输延时tpd（DQ）=15ns， tpd（CQ）=12ns，建立时间tSU=20ns；保持时间tH=0ns。与门的传输延迟时间tpdAND=16ns，或门的传输延迟时间tpdOR=18ns，异或门的传输延迟时间tpdXOR=22ns。（1）求系统的数据输入建立时间tSUsys；（2）系统的时钟及数据输入1的波形如图P4.7（b）所示。假设数据输入2和数据输入3均恒定为0，请画出Q的波形，并标明Q对于时钟及数据输入1的延迟。（a） （b）图P4.7解：（1
10、）系统的数据输入建立时间tSUsys=或门的传输延迟+异或门的传输延迟+锁存器的建立时间-与门的传输延迟=tpdOR+tpdXOR+ tSU - tpdAND =18ns+22ns+20ns-16 ns =44ns。（2）8有一上升沿触发的JK触发器如图P4.8（a）所示，已知CP、J、K信号波形如图P4.8（b）所示，画出Q端的波形。（设触发器的初始态为0）（a） （b）图P4.8解：9 试画出如图P4.9所示时序电路在一系列CP信号作用下，Q0、Q1、Q2的输出电压波形。设触发器的初始状态为Q=0。图P4.9解：先画Q0波形，再画Q1波形，最后画Q2波形。10有一简单时序逻辑电路如图P4.
11、10所示，试写出当C= 0和C=1时，电路的状态方程Qn+1，并说出各自实现的功能。图P4. 10解：当C=0时，J=X ，K=X 为T触发器当C=1时， J=X 为D触发器11用上升沿D触发器和门电路设计一个带使能EN的上升沿D触发器，要求当EN=0时，时钟脉冲加入后触发器也不转换；当EN=1时，当时钟加入后触发器正常工作，注：触发器只允许在上升沿转换。解：当EN=0 ，Qn+1=Qn ；当EN=1，Qn+1=D ，则，令即可。12由JK触发器和D触发器构成的电路如图P4.12（a）所示，各输入端波形如图P4.12（b），当各个触发器的初态为0时，试画出Q0和Q1端的波形，并说明此电路的功能。（a） （b）图P4.12解：根据电路波形，它是一个单发脉冲发生器，A可以为随机信号，每一个A信号的下降沿后；Q1端输出一个脉宽周期的脉冲。13时序电路如图P4.13（a）所示。给定CP和A的波形如图P4.13（
