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1、数字逻辑课程设计实验报告书专业班级计算机科学与技术074班学 号姓 名指导教师徐国雄安徽工业大学计算机学院数字逻辑课程设计之数字钟一 设计目的1.掌握各类计数器及将它们相连的方法；2.掌握多个数码管动态显示的原理与方法；3.掌握用FPGA技术的层次化设计方法；4.进一步掌握用VHDL硬件描述语言的设计思想；5.了解有关数字系统的设计。二设计要求1、显示时、分、秒的十进制数字显示，采用24小时制；2、校时功能；三 选用器材 EDA-V试验箱四 原理分析和电路设计1. 时钟脉冲时钟脉冲有EDA-V试验箱上的时钟脉冲提供，分别对计时电路和扫描LED电路提供时钟脉冲信号。2. 计数器计数器采用4位二进
2、制同步加法计数器74LS161，如下图所示。分别对秒钟、分钟和时钟进行控制。当74161的两个使能端输入为高电平，同时LDN和CLRN端为高电平时，输入时钟脉冲时，计数器会在时钟脉冲上升沿的作用下进行循环加一运算，正好符合电子钟在正常计时时的工作特点；当CLRN端为低电平时，无需时钟脉冲的作用，计数器的输出将自动变为0，这就是所谓的异步清零，这个功能可以提供我们当秒钟的后半部分到达10需要返回到0时，将其置为0的功能；当CLRN端为高电平，LDN端为低电平时，在时钟脉冲的上升沿的推动下，计数器的输出将直接由输入决定，这可以满足我们设置时间的要求。3. 译码显示电路译码显示采用自己定义的两个用A
3、HDL语言描述的自定义元件半字节分离器和扫描显示电路驱动DELED 。图像分别如下： 描述文件如下：Half_byte:SUBDESIGN half_byte( din23.0:input; s2.0:input; dout3.0:output;)begin if s2.0=0 then dout3.0=din3.0; end if; if s2.0=1 then dout3.0=din7.4; end if; if s2.0=2 then dout3.0=din11.8; end if; if s2.0=3 then dout3.0=din15.12; end if; if s2.0=4 t
4、hen dout3.0=din19.16; end if; if s2.0=5 then dout3.0=din23.20; end if;end;DELED:SUBDESIGN deled(num3.0:INPUT;a,b,c,d,e,f,g:OUTPUT;)BEGIN TABLEnum3.0=a,b,c,d,e,f,g;H0=1,1,1,1,1,1,0;H1=0,1,1,0,0,0,0;H2=1,1,0,1,1,0,1;H3=1,1,1,1,0,0,1;H4=0,1,1,0,0,1,1;H5=1,0,1,1,0,1,1;H6=1,0,1,1,1,1,1;H7=1,1,1,0,0,0,0;H
5、8=1,1,1,1,1,1,1;H9=1,1,1,1,0,1,1;HA=0,0,1,1,1,1,1;HB=0,0,1,1,1,1,1;HC=1,0,0,1,1,1,0;HD=0,1,1,1,1,0,1;HE=1,0,0,1,1,1,1;HF=1,0,0,0,1,1,1;END TABLE;END;半字节分离器的SEL0.24端输入的分别是时分秒的8421码的输入端口，SE0.2端输入的是从一个74161输入的选择信号，依次扫描六个LED灯。4. 校时电路校时电路要求对几个计数器进行置数，分别对应电路的分钟和时钟进行置数。这时需要对LDN端输入低电平信号，同时要给CLK端时钟脉冲信号，最后对应每个输入端口，根据预设置的时间的8421码，置入相应的二进制数即可。5. 整机电路设计五 总结和体会六 参考文献数字逻辑（第三版 欧阳星明 主编 华中科技大学出版社数字逻辑试验指导书 张辉宜 陆 勤 编著 安徽工业大学计算机学院
