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1、设计高速电路PCB面临的几个问题：电磁兼容、信号完整性和电源完整性DDR内存的布线经验 目前的嵌入式系统普遍使用DDR内存，有些可以支持DDR2内存，这些系统中PCB Layout就成为很关键的环节。PCB Layout做的不好可能造成系统运行不稳定甚至无法跑起来。以下是做硬件设计的一点经验。高速PCB信号完整性要考虑的因素很多，从PCB Layout角度出发主要有PCB叠层结构、阻抗结构、互联拓扑结构、延时匹配（等长）、串扰等，这些因素不仅要考虑，而且相互的影响。我们都知道DDR需满足严格的时序要求，因此对信号走线的延时是有要求的，做硬件设计的几乎都知道DDR布线要做等长匹配。而另外几个方面
2、就有不少人忽略掉了。信号完整性中最常见的问题就是信号的反射，反射会造成信号过冲和振铃，就会影响到电平的判断，如果过冲和振铃的幅度达到了判断门限，就会出现错误的时序信号。要减小信号的反射就要使驱动端和接收端的阻抗匹配。为了达到这个目的通常可以在信号之间串接匹配电阻，并且控制信号走线的阻抗。PCB的叠层结构对阻抗影响很大，因此必须要选择一个好的叠层结构，不能光为了成本减小PCB的层数。除了控制阻抗外，还要考虑信号的回流路径，和阻抗的连续性。一般信号以（GND）或电源层作为参考平面。高速信号优先选择沿着信号走线的垂直方向作为回流路径，所以为了保证尽可能短的回流路径和阻抗的连续性，关键的信号必须有一个
3、完整的参考平面。有些层的信号会以电源层作为参考平面，但电源层通常被切割层几个区域，信号以电源层作参考平面就会出现跨分割的问题，应该尽量避免这种现象，对于关键的信号不要布在以电源层作参考平面的层，如果不得已，可以采用跨接电容的方式来弥补。CPU与DDR之间的连线需要综合的考虑上面的几个问题。如阻抗要求，拓扑结构，间距要求（串扰），等长匹配。阻抗可以通过芯片厂家的提供资料来控制，或者通过仿真来确定最佳的阻抗值。根据阻抗要求控制走线的线宽和间距。常用的DDR走线策略：1走线分组：ARM系统中内存一般为32位或16位，通常使用一片或两片内存芯片组成。可以将数据线分成一组，两组或4组。一组的分法即：DA
4、TA031，DQS0-3，DQM0-3作为一组；两组的分法即：DATA0-15，DQS0-1，DQM0-1为一组DATA16-31，DQS2-3，DQM2-3为一组；四组的分法即：DATA0-7，DQS0，DQM0为一组；DATA8-15，DQS1，DQM1为一组；DATA16-23，DQS2，DQM2为一组；DATA24-31，DQS3，DQM3为一组。具体分几组可以根据芯片的数量和走线的密度来确定。布线的时候，同一组的信号线必须要走同一层。剩下的是时钟信号，地址信号和其它的控制信号，这些信号线为一组，这组信号线也尽量在同一层布线。2等长匹配：a DDR的DATA031，DQS0-3，DQM
5、0-3全部等长匹配，每一组数据线以对应的DQS为等长目标。不管分为一组，两组或四组，误差控制在+-25min。b 时钟信号，地址信号和其它的控制信号全部等长匹配，以时钟信号为等长目标。误差控制在+-50min。另外如果是DDR时钟，要按照差分线要求来走线，两条时钟线的长度要控制在2.5min的误差内，并且尽量减小非耦合的长度。该组线的长度可比数据线长。走线拓扑可以用T型或星型，不要用菊花型拓扑。3间距：间距的控制要考虑阻抗要求和走线的密度。通常采用的间距原则是1W或者3W。如果有足够的空间来走线，可以将数据线按3W的间距来走，可以减小很多串扰。如果空间实在小，至少要保证1W的间距。除此之外，数
6、据线和其它信号线的间距至少3W的间距，如果能更大则更好。时钟与其它的信号线的间距至少也要保持3W的间距，并尽可能的大。绕线的间距也可以采用1W和3W原则，优先采用3W原则。阻抗板的做法：1、确定板子的层数和板厚2、规划好走线层、地层和电源层的层叠结构，明确信号线的参考平面3、预先拟定阻抗线的线宽，如果是单端线确定线宽就行，如果是差分线则先定线宽，间距后面才算4、预订铜厚，也可由PCB厂来定5、确定阻抗线要控制的阻抗值，包括单端和差分6、将上面的要求发个PCB厂，之后PCB厂会计算一个详细的阻抗控制文件，如果上述要求不能满足，可以沟通调整一些参数，最终既能达到阻抗要求也符合可制造性并且成本最低。
7、【地址组】DQ_ADDR；ADDR0- ADDR15；CASN；CKE0；CSN0；RASN；WEN；（BA0；BA1；CSN1/BA2）【时钟组：-/+1.0mm】DQ_CLOCK；SCLK；SCLKN;【数据组：-/+5.0mm】DQ_ADDR7:0；ADDR0 ADDR7；DQM0；DQS0；（DQSN0；）DQ_ADDR15:8；ADDR8 ADDR15；DQM1；DQS1；（DQSN1；）DQ_ADDR23:16；ADDR16 ADDR23；DQM2；DQS2；（DQSN2；）DQ_ADDR31:24；ADDR24 ADDR31；DQM3；DQS3；（DQSN3；）DQSx & DQ
8、Mx & DATAx:y = -/+5.0mmDQSx & DQSNx = -/+1.0mmSCLK & SCLKn = -/+1.0mmSCLK(n) & DQSX:0 = -/+10mmSCLK(n) & ADDRX:0 = -/+10mm同步动态随机存储器（Synchronous DRAM，SDRAM）：是目前主推的PC 100和PC 133规范所广泛使用的内存类型，它的带宽为64位，3.3V电压，目前产品的最高速度可达5ns。它与CPU使用相同的时钟频率进行数据交换，它的工作频率是与CPU的外频同步的，不存在延迟或等待时间。 Q* - 9 F. r, c6 o双倍速率SDRAM（Dua
9、l Date Rate SDRAM，DDR SDRAM）：又简称DDR，由于它在时钟触发沿的上、下沿都能进行数据传输，所以即使在133MHz的总线频率下的带宽也能达到2.128GB/s。 DDR不支持3.3V电压的LVTTL，而是支持2.5V的SSTL2标准 K4 i3 ?# O6 R+ O g1 N（一）. 关于 SDRAM8 n6 ) J* XPp芯片: F. P* I1 d/ p o1 _& ?- u! Q2 0 H, Q8 , MSdram芯片& E$ M$ g0 N$ E0 Q/ a U r& V* r0 c4 i% . H. g! WData、Dqs 6 A V% c- % K3
10、G9 WClk0+/- q( l! d; S( Addr、Ctrl * F h4 1 h7 8 l( 9 J; LSdram芯片* v) W. C% D3 8 d# G. % _4 Q# R, T0 P/ # PClk1+/- Fb、St % k4 N% p2 j: N8 h g7 OData、Dqs 6 y& O2 J. x4 B B8 j$ L1 信号分组：我们一般把它分为六组5 M2 _7 Z$ 9 o. H/ h（1） Sdram_adrctrl(包含所有的地址和控制信号). m( , q0 8 I/ ?% Z（2） Sdram_clk（包含所有的时钟信号：clk0/1/+/-，Fee
11、dback_clk，Startburst）1 ; L5 x, i; w& M2 H2 f（3） Sdram_dqs_l（包含DQS0.3）7 0 ; O 1 G8 4 W6 r（4） Sdram_dqs_h(包含DQS4.7)! , R& t# W （5） Sdram_data_l（包含DQ(0.31),DQM(0.3)）* z& h7 r# U* G2 z( S. M( a; W（6） Sdram_data_h（包含DQ(32.63),DQM(4.7)）) C4 ! % U) t N e0 2 布局时应注意以下几点：+ V& T+ / P6 J. i/ J; F6 2 R（1） 使用0402
12、封装的上拉电阻+ R* u& N/ 9 J) 2） 上拉电阻靠近SDRAM端摆放2 z2 p1 C: p2 4 |, v（3） 每四个电阻旁摆放一对退耦电容，且第一个为Vtt to Ground类，第二个为Vtt to Vddq类5 E+ s, P& y5 W1 F5 c% F u（4） 退耦电容尽量靠近SDRAM的对应管脚摆放+ z4 6 e% q5 j4 B5） 参考电压的小电容应靠近SDRAM的管脚放置2 G5 T I4 ?. 3 布线时应注意以下几点： a& a6 |1 s, m（1） 间距方面的要求：* |. _ R# Q1 H9 H% Qa) CLK、DQS信号与其它信号至少保持2
13、0mil以上的space- E) h. 4 c, q8 l R! w(b) DATA信号与其它信号至少保持15mil以上的space（DATA信号组与组之间也要有15mil以上的space），为了绕线方便，我们把DATA信号分为八组，分别为) U F) p/ o& P& kGroup0Q(0.7)、DQM0、DQS0+ % s5 N8 a) J: P P3 eGroup1Q(8.15)、 DQM1、DQS1, c# I6 U$ p4 t- WGroup2Q(16.23)、DQM2、DQS29 o2 O! |1 q, Y, _4 # P D: j+ c$ B, pGroup3:DQ(24.31)
14、、DQM3、DQS3/ X9 x, u% M, Group4:DQ(32.39)、DQM4、DQS4. b. I* C _9 ?) N* aGroup5:DQ(40.47)、DQM5、DQS5. * g) t9 & v l6 N2 ; ) L% uGroup6:DQ(48.55)、DQM6、DQS6; v4 R8 % ?0 ; n+ U o+ NGroup7:DQ(56.63)、DQM7、DQS73 U6 K- H. w3 J F% o* T% F7 o7 ?(c) ADDR、CTRL信号与其他信号至少保持15mil以上的space9 i4 j9 |* + |5 I( P3 i: ?(2) 长
15、度方面的要求：s) v- F3 （a） 差分时钟对做误差+/-10mils( M* R( y3 * i2 k6 Y: f( u（b）DQS(0.7)做误差+/-250mils! 9 p0 n) w$ _ e（c） DATA信号组间控制在+/-250mils，本身做+/-100mils+ S+ d6 r: g0 P2 Y（d）ADDR信号与时钟信号控制在+/-850mils，同一信号的两分叉的长度控制在+/-50mil9 h6 J, C2 R! L5 q3 i& U3 Y! w0 V（e） Feedback_clk、Startburst这两信号要等于DQS(0.7)平均长度加上CLK0/1平均长度，即 Length(Feedback_clk、 Startburst)=Average_Length(DQS(0.7)+Average_Length(clk0/1/+/-): :
