《Qsys系统设计指南》由会员分享，可在线阅读，更多相关《Qsys系统设计指南（15页珍藏版）》请在金锄头文库上搜索。
1、Qsys 系统设计指南Ch1. 绪论软硬件需求概述 下载、安装设计实例 打开实例工程Ch2. 建立 Qsys 系统建立数据模式发生器(Data Pattern Generator) 建立新的带有时钟源的 Qsys 系统 加入管道桥( Pipeline Bridge) 加入定制模式发生器( Custom Pattern Generator) 加入 PRBS 模式发生器加入 2-1 流复用器( Two-to-One Streaming Multiplexer) 校验存储器地址映射( Memory Address Map)连接复位信号(Reset Signals)和插入适配器(Adapters) 建
2、立数据模式校验器( Data Pattern Checker)建立新的Qsys系统并设置时钟源 加入管道桥( Pipeline Bridge) 加入 1-2 流解复用器( One-to-Two Streaming Demultiplexer) 加入定制模式校验器( Custom Pattern C) 加入 PRBS 模式校验器 校验存储器地址映射( Memory Address Map) 连接复位信号Ch3. 装配层级系统( Assembling Hierarchical Systems) 建立层级存储器检测器( Hierarchical Memory Tester) 加入数据模式发生器( D
3、ata Pattern Generator) 加入模式校验器( Data Pattern Checker) 加入存储器主元件( Memory Master Components) 连接复位信号 指定存储器地址映射( Memory Address Map) 完成顶层系统(Top-Level System)编译并下载软件到开发板Ch.4在系统控制台(System Console)验证硬件 理解脚本( Understanding the Scripts) 打开实例工程( Tutorial Project) 加入 JTAG-to-Avalon 主桥( Master Bridge) 编译并使用系统控制台
4、控制开发板Ch5. 仿真定制元件( Custom Components)在 Qsys 中产生 Testbench 系统 打开实例工程( Tutorial Project) 为设计测试(Design Under Test)建立一个新的Qsys系统导出所有设计测试接口( Design Under Test Interfaces)产生一个 Qsys Testbench 系统 产生 Qsys Testbench 系统仿真模型 在 ModelSim-Altera 软件中执行仿真 设置仿真环境 执行仿真 附加信息 文档版本历史 如何联系 AlteraCh1. 绪论本指南介绍可在QuartusII软件中使用
5、的Qsys系统集成工具。本指南介绍了如何设计一 个使用不同的测试模式来测试一个外部存储器件的系统。通过系统需求分析，硬件设计任务， 以及系统性能分析，重点在于构架系统。在理解Qsys开发流程的基础上，可以进一步设计 自己的 Qsys 系统。1.1 软硬件需求本指南需要下面的软件支持： Altera QuartusII V11.0 以上软件 系统需求及安装指令请参考 Altera Software Installation and Licensing Nios II EDS V11.0 以上 Tt_qsys_design.zip 设计实例文件，可以从 Qsys Tutorial Design E
6、xample 网站下载。 该设计实例文件包括可设置选择Altera开发板的工程文件。如果满足下面的要求，可以根据本指南建立任何 Altera 开发板或自定制板的 Qsys 系统。 板上必须包括 Altera 的 Arria、Cyclone 或 Stratix 系列 FPGA。 FPGA必须包括至少12K逻辑单元（LEs）或自适应查找表（ALUTs）。 FPGA必须包括至少150Kb嵌入式存储器。 板上必须有JTAG接口，用于主机监控板上FPGA内部存储器程序执行。 板上必须包括用于设计测试的存储器。例如，任意具有Avalon-MM从接口的基于 Qsys 控制器的存储器。为了在开发板上完成本指南
7、，请参考开发板文档中对时钟频率和引脚描述。对于 Altera 开发板，可以在相关参考手册中找到对应信息。1.2 概述本指南中建立的Qsys系统用来测试一个同步动态随机存储器（SDRAM）。最终的系统 在层级子系统中包括SDRAM控制器，一个NiosII处理器和一些嵌入式外设。通过添加不 同的Qsys元件来产生测试数据，访问存储器以及验证返回数据，从而完成Qsys系统。最终系统包括下面的元件： 基于Nios II/e的处理器子系统（包含在Altera完整的设计套件中） SDRAM控制器（包含在Altera完整的设计套件中） 伪随机二进制序列（Pseudo-random binary sequen
8、ce， PRBS）模式发生器和校验器 定制模式发生器和校验器 模式选择复用器（Multiplexer）和解复用器（Demultiplexer） 模式读写器（ Pattern writer and reader） 存储器测试控制器无需license即可在硬件中应用本最终系统。通过Altera免费的OpenCore Plus评估特性， 可以进一步完成下面的工作： 仿真系统行为以及验证其功能 产生时限的器件编程文件 器件编程并进行硬件验证 设计实例文件包含了在任何设计中均可免费使用的元件。 Nios II/e 处理器核和 DDRSDRAM IP核可以免费在Quartus II订购license中使用
9、。为了匹配开发板上的存储器，设计 文件对于不同的开发板使用不同的DDR SDRAM控制器。关于 OpenCore Plus 更多信息，请参考 AN320： OpenCore Plus Evaluation of Megafunctions.图1-1给出了设计实例完整的顶层系统。图1-1给出了作为一个Qsys系统，在存储器 测试器系统中的元件，具有三个主要设计功能，如图中虚线框内所示。本指南采用层级结构 表示将数据模式发生器和数据模式校验器分别例化为两个独立系统，然后包含在存储器 检测器（Memory Tester）系统中。在一个高层系统中，层次表示可以例示某个系统作为一1.2.1 下载、安装设
10、计实例按照下面的步骤下载并安装本指南设计实例：（1）从 Qsys Tutorial Design Example 网站下载 Qsys Tutorial Design Example （.zip）文 件；（2）解压缩文件中所有内容到某个目录中，注意在目录路径名种不要使用空格。1.2.2 打开实例工程本指南设计实例文件提供必需的定制IP设计模块和工程文件用于开始工作，并包括部 分完成的 QuartusII 工程和 Qsys 系统。设计实例文件包括下面全部工程： QuartusII工程I/O引脚分配，指定的Synopsys设计约束（.sdc）时序分配。 参数化的Nios II处理器核，可与主PC机通
11、讯来控制存储器测试系统。 参数化的DDR SDRAM控制器，用于开发板上的存储器。按照下面的步骤打开实例工程：（ 1）打开 Quartus II 软件。（2）对应所用的开发板，打开Quartus II工程文件（.qpf）:a. 在 File 菜单中，点击 Open Project。b. 浏览 目录“tt_qsys_designquartus_ii_projects_for_boardsvdevelopment_board” 目录。c. 选择相关开发板.qpf文件，点击Open。设计中的定制存储器测试元件是Vferilog HDL元件，随同硬件元件描述文件（_hw.tcl）描述了每个兀件的接口和
12、参数。这些文件在tt_qsys_designmemory_tester_ip目录中。在Qsys 中查看这些元件，在Component Libray标签上展开Memory Test Microcores，如下图中红色 圆圈所示。一个IP索引（.ipx）文件为包含这些存储器测试元件的memory_tester_ip目录提 供了参考。图 展开 Memory Test MicrocoresCh2. 建立 Qsys 系统本章介绍如何例化(Instantiate)、参数化(Parameterize)以及连接元件到新建的Qsys系统。本章建立如图 1-1 所示的 Qsys 系统，包括下列设计模块： 数据模式
13、发生器(Data Pattern Generator) 数据模式校验器(Data Pattern Checker)如果已经熟悉创建 Qsys 系统的过程，可以跳过本章直接进入第三章。实例设计文件包 括了本章完整的系统。数据模式校验器产生高速流数据，完成PRBS或者软可编程序列，例如，“walking ones ”。 设计通过Avalon-ST连接发送数据到存储器主控器的模式写入器和控制逻辑。数据模式发生器根据控制逻辑发出的命令将数据写入存储器。当设计将数据写入存储器 时，模式读逻辑读回内容并将它们发送给数据模式验证逻辑。数据模式校验器接收由模式读出器从 Avalon-ST 连接读回的数据。设计
14、验证数据模式 (Data Pattern)，确保其写入存储器的模式与其读回的数据相同。当在系统中加入元件并产生连接时， Qsys Messages 标签中的错误和警告信息指明了在 系统完成之前必须要完成的步骤。某些错误信息不能立即解决，可能需要在后续步骤中得以 解决。2.1建立数据模式发生器(Data Pattern Generator)本节将建立数据模式发生器系统，包括两个用来产生测试模式的元件，以及一个用来处 理器控制的数据多路复用的第三个元件。数据模式发生器可以配置成匹配不同的存储器接口 宽度。由于数据模式发生器在每个时钟周期可以提供一个完整字的数据，配置该元件来匹配 存储器宽度可以提供
15、足够的带宽来快速访问存储器。在建立该 Qsys 系统之前，确保已经下载并安装了本指南实例文件，并打开 Quartus II 工程。2.1.1 建立新的带有时钟源的 Qsys 系统请按照下面的步骤来建立一个新的Qsys系统，并设置时钟源：( 1)在 Quartus II 软件中，选择 Tools 菜单，并点击 Qsys。(2) 在Qsys，选择File菜单，点击New System。Qsys打开并显示一个新的空系统。 在 System Contents 标签， Qsys 显示出一个时钟源实例， clk_0。(3) 右键点击clk_0并选择Edit，或在clk_0实例上双击即可打开时钟源的设置。(4) 在建立系统时，关掉Clock frequency is known选项，意味着由例化该子系统的高层系统提供时钟频率。( 5)点击 Finish。( 6)保存并命名系统：a. 在File菜单，点击Save As。b. 输入文件名pattern_generator_system并点击Save。确保输入的系统名无误，因为本指南脚本被配置为使用该名称。2.1.2 加入管道桥(Pipeline Bridge)构建该系统的元件包括几个 Avalon-MM 从接口。为了让高层系统通过读和写一个单独 从接口来访问所有 Avalon-MM 从接口，可以在 Avalo
