《计算机体系结构试题库—填空题》由会员分享，可在线阅读，更多相关《计算机体系结构试题库—填空题（6页珍藏版）》请在金锄头文库上搜索。
1、12345678910111213141516171819电脑体系结构试题库填空题 100 题当代电脑体系结构的概念包括指令集结构、电脑组成和电脑实现三个方 面的内容。电脑部件的平均出售价是部件开销、直接开销和毛利三者之和。在一个字中，两种表示字节顺序的习惯是高端Big Endian和低端Little Endian。通常根据CPU内部状态，可以将指令集结构分为堆栈型、累加器型和通用 寄存器型三种类型。在指令流水线中，解决控制相关的方法主要有：冻结或排空流水线、预测发生、 预测不发生和调度分支延迟。在存储器层次结构中，提高主存性能的方法主要有：加宽存储器、简单的交叉 存储器、独立的存储块、防止存
2、储器块冲突和DRAM特性交叉。I/O性能评价的指标主要包括：设备类型、设备数量、响应时间和吞吐量。提高向量处理机性能的主要方法有：链接、重叠执行和多个向量载入储存L/S 部件。一般并行性包含并行和并发两个方面。开发并行性的主要途径有：时间重叠、资源重复和资源共享。指令内部的并行属于细粒度并行。流水线的数据相关有RAW 、 WAW 、 WAR 三种类型。 通用寄存器型指令集结构按其指令中的操作数个数和操作数的存储单元可以分为R-R 、 R-M 、 M-M三种类型。根据CPU性能公式，程序的执行时间等于IC、 CPI及Tclk三者的乘 积。对向量的处理有水平处理方式、垂直处理方式和分组处理方式。D
3、LX流水线可以分为IF、 ID、 EX、 MEM、 WB五个操作 功能段。在存储器层次结构中，Cache离CPU最近，而外存离CPU最远。一般来说，按照CPU内部操作数的存储方式，可以将机器指令集结构分为：堆栈型、 累加器型和 通用寄存器型三种类型。单机和多机并行性发展的技术途径有：资源共享、 资源重和时间重叠。20存储器层次结构设计技术的基本依据是程序 访问的局部性原 理 。21在电脑体系结构设计中，软硬件功能分配取决于 性能价格比 。22. 从主存的角度来看，“Cache主存”层次的目的是为了 提高速度，而“主存辅存”层次的目的是为了 扩大容量。23. 描述向量数据的参数有：向量起始地址、
4、 向量长度 向量间距 。24. 程序循环是用转移指令来实现，而微程序循环是用微指令地址转移测试方法来实现的。25. 电脑组成指的是电脑系统结构的逻辑实现，电脑实现指的是电脑组成的物理实现26. 存储程序电脑以运算器为中心、所有部件的操作都由控制器集中控制。27. 指令集结构的正交特性是指令集的三个主要元素操作、数据类型和寻址方式两两在指 令集结构中独立无关。28. 通道可分为三类：字节多路通道，选择通道，数组多路通道。29. Cache的调度算法通常有预取法和按需取进法两种。30. Cache失效可以分为强制性失效、容量失效和冲突失效三种。31. 地址映象方法有多种，其中的直接相联硬件开销最小
5、，全相联的冲突概率最小。32. 根据存储映象算法的不同，虚拟存储器主要有段式、页式和段页式三种映象方式。33. 流水技术按处理的级别可分为部件级、处理机级和系统级。34. 通常，在进行指令集格式设计时，有固定长度编码、可变长编码和混合编 码三种设计方法。35. 综合考虑不同的存储器实现技术，我们会发现：速度越快，每位价格就越高；容量越大，每位价格就越低；容量越大，速度越慢。36. “Cache -主存”与“主存-辅存”层次的区别项目Cache主存层次主存一辅存层次目的为了弥补主存速度的不足为了弥补主存容量不足存储管理实现主要由硬件实现主要由软件实现CPU对第二级的访问方式可直接访问通过主存访问
6、失效时CPU是否切换不切换不切换37.磁盘的每一磁道分成假设干扇区，它是磁盘进行存储分配的物理基本单元，它们之间 留有不用的间隙。38394041424344454647484950515253545556系列机的软件兼容主要包括向前兼容、向后兼容、向下兼容、向上兼 容四种类型的兼容。Amdahl定律说明系统的加速比依赖干被加速部分在系统中所占的比例和对被加 速部分的性能提高程度两个因素。通用寄存器型指令集结构按其指令中的操作数个数和操作数的存储单元可以分为R-R、R-M、 M-M三种类型。在大多数指令集结构的功能设计中必须考虑支持的三种类型的指令是数据传输指 令、算术和逻辑运算指令和控制指令
7、。在指令系统设计中，表示寻址方式有将寻址方式编码与操作码中和用地址描述 符表示寻址方式两种方法。通常，在进行指令集格式设计时，有定长、变长和混合三种设计方法。在DLX指令集结构中，有32个32位的通用寄存器，32个32位的单精 度浮点寄存器，用单精度浮点寄存器奇偶对来表示双精度浮点寄存器，寻址方式 为寄存器寻址、立即值寻址、偏移寻址和寄存器间接寻址。在大多数指令集结构的功能设计中必须考虑支持的三种类型的指令是算术和逻辑运 算、数据传输和控制。在指令系统设计中，操作数类型的表示主要有由操作码编码和附上由硬件解释 的标记两种方法。减少流水线处理分支指令时的暂停时钟周期数有两种途径，一种是尽早判断出
8、分支 转移是否成功，另一种是尽早计算出分支转移的目标地址。在“Cache-主存”层次中，主存的更新算法有两种：写回法和写直达法。在“Cache-主存”层次中，cache写失效时采用的两种调块策略有：按写分配和绕 写法。设计I/O系统的三个标准是性能、价格和容量。互联网络根据工作行为可分为两类，一种是动态网络，一种是静态网络。DLX流水线可以分为 取指 、译码、 执行、访 存、 写回五个操作功能段。基本DLX流水线中，假设分支指令需要4个时钟周期，其它指令需要5个时钟周期， 分支指令占总指令数的12%，问CPI=_，假设把ALU指令的写回提前到MEM段，ALU指 令占总指令数的44%，贝CPI=
9、 4.44 o基本DLX流水线中，IF段操作可表示为：IF/ID.IR MemPC: IF/ID.NPC,PC else PC+4);基本DLX流水线中，D段准备操作数的动作可表示为：ID/EX.A - Regs6_J；ID/EX.B Regs ;ID/EX.Imm (IR )16#IR:11. .15r616.31基本DLX流水线中，ALU指令在EX段的处理动作可表示为：EX/MEM.ALUOUtput -575859606162636465666768697071727374757677787980ID/EX.A op 或 EX/MEM.ALUOUtput ID/EX.A op基本DLX流
10、水线中，ALU指令在EX段处理分支逻辑的动作可表示为：一0;基本DLX流水线中，load/store指令在EX段的处理动作可表示为：EX/MEM.ALUOutput ID/EX.A + ;基本DLX流水线中，分支指令在EX段的处理动作可表示为：EX/MEM.ALU Out put +; EX/MEM.cond (_op 0);基本DLX流水线中，ALU指令在MEM段的处理动作可表示为：MEM/WB.ALU Out put ; 基本DLX流水线中，Load指令在MEM段的处理动作可表示为： 一 MemEX/MEM.ALUOutput;基本DLX流水线中，store指令在MEM段的处理动作可表示为
11、：或Mem;基本DLX流水线中，ALU指令在WB段的处理动作可表示为：Regs_J-16. .20MEM/WB.ALUOut pu t;或 Regs MEM/WB.ALUOu tput;11. .15基本DLX流水线中，load指令在WB段的处理动作可表示为：Regs_-;11. .15假设流水线各段的时间相等，均为At,则最大吞吐率=1ZAt假设流水线各段时间不等，第i段时间为Ati ,则最大吞吐率=1/max i。假设m段流水线各段的时间相等，均为At,则执行n个任务的实际吞吐率=n/(mA t +(n-1) At)。假设m段流水线第i段时间为Ati,则执行n个任务的实际吞吐率=n/(工
12、ti +(n-1) tj),Atj二maxAti。消除瓶颈的两种方法为细分瓶颈段和重复设置瓶颈段。m段流水线每段时间均为At,则执行n个任务的实际加速比=m/(1+(m-1)/n)m段流水线每段时间均为At,则最大加速比二m。m段流水线每段时间均为At,则最大效率趋近于m段流水线每段时间均为At,则执行n个任务的效率=1/(1+(m-1)/n)。当流水线中数据和指令存在同一存储器中时，访存指令会引起存储器访问冲突，这种 冲突是因为结构相关引起的。延迟分支的三种调度方法是从前调度：从目标处调度：从失败处调度。多级存储层次是利用程序局部性原理来设计的。评价cache系统速度快慢的指标是平均访问时间
13、。CPU时间能够评价cache系统对整个CPU性能的影响。响应时间是指从事件开始到结束之间的时间。吞吐率指在单位时间内所能完成的工作量任务。81. 用户以响应时间为标准评价电脑性能。82. 多道程序系统以吞吐率为标准评价电脑性能。83. 流水线各个功能段所需时间应尽量相等。84. Cache并行杳找的两种实现方法是：利用相联存储器和利用单体多字存储器+比较器。85. 假设某程序中Load指令占26%, Store指令占9%,则写操作在所有访存操作中所占 的比例为7%,写操作在访问数据Cache操作中所占的比例为25%。86. 评价存储系统性能时，CPU时间= ICXCPIexe +每条指令的平
14、均存储器停顿周期数 X时钟周期时间87. 改良Cache的性能的三种途径是降低失效率、减少失效开销、减少Cache命中时间。88. 减小强制性失效的方法有：增加块大小，预取。89. 减小容量失效方法是增加容量。90. 减小冲突失效的方法是提高相联度。91. 容量为128KB的8路组相联Cache命中时间为1.14ns，失效率为0.6%,失效开销为50ns, 则其平均访存时间为。92. 伪相联cache相对于组相联cache的缺点是：具有多种命中时间。93. 两级cache的应使第一级Cache容量小，速度快，使第二级Cache容量大。94. 主存的主要性能指标是延迟和带宽。95. 磁盘访问时间=寻道时间+旋转时间+传输时间+控制器时间96. 通信延迟=发送开销+跨越时间+传输延迟+接收开销。97. 流水线中解决数据
