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1、绝密请输入文档编号Verilog基本电路设计指导书鼻4 深圳市华为技术有限公司文档编号版本密级研究管理部文档中心1.0内部公开资源类别：HDL语言共56页Verilog基本电路设计指导书（仅供内部使用）拟制：Verilog Group日期：2000/04/04批准：日期：yyyy/mm/dd批准：日期：yyyy/mm/dd深圳市华为技术有限公司版权所有不得复制Verilog基本电路设计指导书修订记录日期2000/04/04修订版本1.00描述初稿完成作者Verilog Group2001/02/281.01修订，主要增加三态和一些电路图苏文彪2001/02/28版权所有，侵权必究第#页，共56
2、页幺绝密 Verilog基本电路设计指导书请输入文档编号目录1刖言52典型电路的设计52.1全加器的设计62.2数据通路6221四选一的多路选择器6222译码器72.2.3优先编码器82.3计数器92.4算术操作102.5逻辑操作102.6移位操作112.7时序器件122.7.1上升沿触发的触发器122.7.2带异步复位、上升沿触发的触发器122.7.3带异步置位、上升沿触发的触发器132.7.4带异步复位和置位、上升沿触发的触发器142.7.5带同步复位、上升沿触发的触发器152.7.6带同步置位、上升沿触发的触发器162.7.7带异步复位和时钟使能、上升沿触发的触发器162.7.8 D-L
3、atch （锁存器）172.8 ALU182.9有限状态机（FSM ）的设计202.9.1 概述202.9.2 On e-hot 编码232.9.3 Bi nary 编码262.10三态总线302.10.1 三态 buffer302.10.2 双向 I/O buffer313常用电路设计313.1CRC校验码产生器的设计313.1.1 概述313.1.2 CRC校验码产生器的分析与硬件实现323.1.3并行CRC-16校验码产生器的VerilogHDL编码333.1.4串行 CRC-16校验码产生器的VerilogHDL编码353.2随机数产生电路设计373.2.1 概述372001/02/2
4、8版权所有，侵权必究第#页，共56页绝密请输入文档编号373840414141444444Verilog基本电路设计指导书鼻322伪随机序列发生器的硬件实现323 8位伪随机序列发生器的VerilogHDL编码3.3双端口 RAM仿真模型3.4同步FIFO的设计3.4.1功能描述3.4.2设计代码3.5异步FIFO设计3.5.1概述3.5.2设计代码2001/02/28版权所有，侵权必究第#页，共56页Verilog基本电路设计指导书鼻 Verilog基本电路设计指导书关键词：电路、摘要：本文列举了大量的基本电路的Verilog HDL代码，使初学者能够迅速熟悉基本的HDL建模；同时也列举了一
5、些常用电路的代码，作为设计者的指导。缩略语清单：对本文所用缩略语进行说明，要求提供每个缩略语的英文全名和中文解释。参考资料清单：请在表格中罗列本文档所引用的有关参考文献名称、作者、标题、编号、发布日期和岀版单位等基本信息。参考资料清单名称作者编号发布日期查阅地点或渠道岀版单位（若 不为本公司发 布的文献，请填写此列）ActelHDLcodi ngStyleGuideNovember 1997文档室Actel公司1前言当前业界的硬件描述语言中主要有VHDL和Verilog HDL。公司根据本身 ASIC设计现有的特点、现状,主推Verilog HDL语言，逐渐淡化 VHDL语言，从而统一公司的A
6、SIC/FPGA设计平台，简化流程。为使新员工在上岗培训中能迅速掌握ASIC/FPGA设计的基本技能，中研基础部ASIC设计中心开发了一系列的培训教材。该套HDL语言培训系列包括如下教程：Verilog HDL入门教程Verilog HDL代码书写规范Verilog基本电路设计指导书TestBe nch编码技术系列教材完成得较匆忙，本身尚有许多不完善的地方，同时，可能还需要其他知识方面的培训但没有形成培训教材，希望大家在培训过程中，多提宝贵意见，以便我们对它进行修改和完善2典型电路的设计绝密请输入文档编号Verilog基本电路设计指导书在本章节中，主要讲述触发器、锁存器、多路选择器、解码器、编
7、码器、饱和/非饱和计数器、FSM等常用基本电路的设计。如果你是初学者，我们建议你从典型电路学起，如果你已经非常熟悉电路设计，我们建议你从第3章看起。2.1全加器的设计File namefulladd.vAuthor:Verilog_gruopDescripti onExample of a on e-bit full add.Revisio n2000/02/29Compa nyVerilog_group*:*module FULLADDR(Cout, Sum, Ain, Bin, Cin);in putAi n, Bin, Ci n;outputSum, Cout;wireSum;wireC
8、out;assig nSum = Ain A Bin A Ci n;assig nCout = (Ain & Bin) | (Bin & Cin) | (Ain & Cin);en dmodule2.2数据通路2.2.1四选一的多路选择器用case语句实现的多路选择器，一般要求选择信号之间是相关的；cas啲多路选择器一般是并行的操作，但有些工具也可能综合成优先级的译码器除非加一些控制参数。/*、File namemux.vAuthor:Verilog_gruopDescripti onExample of a mux4-1Revisio n2000/02/29Compa nyVerilog_g
9、roup*module MUX( C,D,E,F,S,Mux_out);Verilog基本电路设计指导书in putC,D,E,F ;/i nputin put1:0S ；/select controloutputMux_out ;/resultreg Mux_out ;/muxalways(C or D or E or F or S)begincase (S)2b00 : Mux_out = C ;2b01 : Mux_out = D ;2b10 : Mux_out = E ; default : Mux_out = F ;endcaseenden dmodule以上代码实现的功能如下所示：
10、2.2.2译码器因为译码信号之间是相关的，因此，译码器要case语句实现/*、File name:decode.vAuthor:Verilog_gruopDescripti on:Example of a 3-8 decoder.Verilog基本电路设计指导书Revisi onCompa ny2000/02/29Verilog_group*module DECODE(Ai n,En,Y out);in putEn ;/en ablein put2:0Ain ;/in put codeoutput7:0Yout ;reg 7:0 Yout ;always(E n or Ai n)beginif
11、(!E n)Yout = 8b0 ;elsecase (Ain)3b000 : Yout = 8b0000_0001 ;3b001 : Yout = 8b0000_0010 ;3b010 : Yout = 8b0000_0100 ;3b011 : Yout = 8b0000_1000 ;3b100 : Yout = 8b0001_0000 ;3b101 : Yout = 8b0010_0000 ;3b110 : Yout = 8b0100_0000 ;3b111 : Yout = 8b1000_0000 ;default : Yout = 8b0000_0000 ;endcaseenden d
12、module223优先编码器/*、File name:Prio-e ncoder.vAuthor:Verilog_gruopDescripti on:Example of a Priority En coder.Revisi on:2000/02/292001/02/28版权所有，侵权必究第#页，共56页Verilog基本电路设计指导书Compa nyVerilog_group*module PRIO_ENCODER (Ci n,Di n,E in ,Fi n. Si n,Pout);in putCin ,Di n,E in ,Fi n;/in put sig nalsin put1：0Sin;/in put select con troloutputPout;/output select resultregPo
