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1、1.1、设计集成计数器74161，设计要求如下：4-Bit Binary Up Counter with Synchronous Load and Asynchronous Clear NoteInputs：CLKLDNCLRNDCBAOutputs：QDQCQBQARCO*RCO = QD & QC & QB & QA 1.2、设计一个通用双向数据缓冲器，要求缓冲器的输入和输出端口的位数可以由参数决定。设计要求：n bit数据输入端口a，b。工作使能端口en=0时双向总线缓冲器选通，Dir=1，则a=b；反之b=a。2.1、用VHDL语言编程实现十进制计数器，要求该计数器具有异步复位、同步预
2、置功能。2.2、设计实现一位全减器。3.1、阅读教材P181页，例5-55并回答下列问题：（1）、该程序的功能是什么？（2）、请写出该程序所有端口的功能描述。3.2、试描述一个十进制BCD码编码器，输出使能为低电平有效。4.1、读教材P151页，例5-32的程序，并回答以下问题： （1）请画出该程序所描述的电路结构图，要求标清楚每一个端口以及内部信号。4.2、用VHDL语言设计一个能够实现任意整数进制的计数器。5.1、设计一个序列信号发生器，要求能够循环输出序列“01101001”。5.2、设计一个带复位端、置位端、CP下降沿触发的JK触发器。6.1、用VHDL语句描述一个三态输出的双4选一的
3、数据选择器，其地址信号共用，且各有一个低电平有效的使能端。6.2、用并行信号赋值语句实现38译码器。7.1、用并行信号赋值语句实现8选一数据选择器，要求有工作使能端。7.2、用VHDL语言设计实现输出占空比为50%的1000分频器。8.1、设计一个一位全减器。8.2、用元件例化语句描述一个四位的全减器。9.1、利用生成语句描述一个由n个一位全减器构成的n位减法器，n的默认值为4。9.2、设计一个模为60、具有异步复位、同步置数功能的8421码计数器。10.1、用VHDL描述一个单稳态触发器，定时时间由类属参数决定。该触发器有一个触发信号输入端A，上升沿触发。输出端为y。10.2、设计实现一个83优先编码器。
