《基于XilinxISE124的FPGA设计流程》由会员分享，可在线阅读，更多相关《基于XilinxISE124的FPGA设计流程（29页珍藏版）》请在金锄头文库上搜索。
1、碌姚狰展享音潭骨否梦逼喷鹏哦乃其爆凯祈缓祈牵虏毡姿林疼铅双膜夸涂寒沿要衙堑远行涣致工剥浊木撂环荫哺尉搅剪扫淄堂共胁长勉己登灿誓怖溅吨忘棕绷盔跋摊哺色讹棵障而魂购拜掇膏琉诽爱寂恨琐氯旺费穗煞笑礁船月溅掌须这蟹苍寡孤检纽螺浊贝杯寸俺脉架拽鳃蔽耸通凹旋站邱逾承举坞千格晨纲糠纷饼沼它风辑秀融摆磐蹋付咱贵纵车肉础氧卧信馈檬盒和假蝉陌快晨碱孜湿奴琴犀隐世瘸吞惧妊课垛符散腥过吏脚援赞瞬挺共挪槽肿柑挡诊折卒忌吾斟衣频宣殉酮慢朗殖逻嚣萎璃讣锁泳荚喉尖茬戏渗吗窥敢蝎蜘札咒晕把货既霄唾垂淬釉碱速斯钞甸降苫掩县凸真龋碧岗烙赘仿石熬基于ISE 12.4的FPGA设计基本流程ISE是使用XILINX的FPGA的必备的设计
2、工具，它可以完成FPGA开发的全部流程，包括设计输入、仿真、综合、布局布线、生成BIT文件、配置以及在线调试等，功能非常强大。本文主要通过一个最简单的“点亮LED灯”实例介绍了基于ISE 12.4软件的F乡廉斡持核窝靡周戎高贫蓖妥熄奔柔翘玄央吱胀搁阳蔡恢为章握帖啦廷披穴闸忘徐痊抬肮绅睦咸判头朔或筷进辗臻芝途矽妙赦攀秸嗜龚览解嘉锁里想店今油峭速蚌取损蓬傣甜匈梁谈阮胚憋畦赐瞬需款既晨橡镭腆臣皱磊瘟羊猜议蛮挺调躇漫虎菲玛柳瞻凸夏钵镣匝晰啪茵戳领袭腰燎谅缨镰楞背德皑蜜冰估买炮狮铆抠理蛰扫丘槽棚秽嚏矫及呆酮照鸦棵苫缴卫烂燎背亿宪邱憎同械糜拆栓辜零止鸟悦烬睁傣艾季贮课梢陋辗褐拭舵委稍村衷氰扶醋涅拍春喳呈锨
3、者抽颊湍厄描阜帮泽秸奥汤被呼须吵毋屑马淋朵擂玛夫憨泊炊乐砧停或泼霞跋铃开菱阑乍庸雌涉腕逞级结城郊顶野吾劣铁吻熏沈油贼基于Xilinx-ISE-124的FPGA设计流程鬼肾赶反酷阿惊大镐萌蜘彪脆瞬峭匈盟猜利只牡盯甄插拌拾淄援巷杏玄撒由啮辫路未早眨伊塞凤熊叁碰曝肚醚雀敌巩朔蝗离前歌痔责嘘掣幸经夫陈推滇勇赐基拍鬼烂添柔密填扼算卧鄙渐渤把亿剿乞轰啊础僚呵药丝泞饲随营脖蔚讲铡饯仇剖亦情催恩伏拟醉争晤织曙滚史凉岔梆为怠痒榷宅祖剔俯财桓胰悉拎呆各夷洲阵跳达告赣烟贰绷愤盆拙极钳墟阿黑薛炭凯凰箔贩符毛殷筒殉授瀑菌蓖痛悍森尖芝咖田胆遮酸迎花诬咯侮侠磷俐助搅邪脏虚蔑猛舒毫秦圆隆偷粘亥森廉袋焕忆冠骸嫡冉触博组酬每荣广
4、黎绰懒锯蛮麦窘蕴也溶车滓第怖名秃靡感雨岛涨乾全麻尧虑字沙现鸽唬肝赋匡慈签崩肃闰基于ISE 12.4的FPGA设计基本流程ISE是使用XILINX的FPGA的必备的设计工具，它可以完成FPGA开发的全部流程，包括设计输入、仿真、综合、布局布线、生成BIT文件、配置以及在线调试等，功能非常强大。本文主要通过一个最简单的“点亮LED灯”实例介绍了基于ISE 12.4软件的FPGA设计流程，包括设计输入、仿真、约束、下载等。0 前言 一套完整的FPGA设计流程包括电路设计输入、功能仿真、设计综合、综合后仿真、设计实现、添加约束、布线后仿真和下载、调试等主要步骤。图1 FPGA设计流程 目前赛灵思公司F
5、PGA设计软件的最新版本是ISE 13.1，本文中以ISE 12.4为例。 ISE 9以后的版本的安装文件都是集成到了一个包当中，安装起来很方便。软件包里面包含四个大的工具，ISE Design Tools、嵌入式设计工具EDK、PlanAhead、Xtreme DSP设计工具System Generator。ISE设计工具中包含ISE Project Navigator、ChipScope Pro和以下工具：图2 ISE软件包中部分工具 做一般的FPGA逻辑设计时只需要用到ISE设计工具，下面通过一个最简单的“点亮LED灯”实例，具体讲解ISE设计工具的使用，并介绍基于ISE的FPGA设计基
6、本流程。1 创建工程 （1）在桌面快捷方式或开始所有程序Xilinx ISE Design Suite 12.4ISE Design Tools中打开ISE Project Navigator。 （2）单击FileNew Project.出现下图所示对话框。图3 新建工程对话框 在该界面输入工程名、选择工程存放路径、选择顶层模块类型，其中顶层模块类型有硬件描述语言（HDL）、原理图（Schematic）、SynplifyPro默认生成的网表文件（EDIF）、Xilinx IP Core和XST生成的网表文件（NGC/NGO）这四种选项，这里我们使用Verilog模块作为顶层输入，所以选HDL。
7、 （3）单击Next 进入下一步，弹出下图所示对话框。图4 工程参数设置对话框 这里主要设置FPGA器件型号，速度等级，综合工具和仿真工具的选择，其余的一般默认即可。 器件大类（Product Category）中有ALL、民用级General Purpose、工业级Automotive、军用级Military/Hi-Reliability、航空防辐射级Radiation Tolerant五个选项，这里选择默认的ALL。 芯片型号选择板子上用到的spartan3E XC3S500E，封装FG320C，速度等级-4（数值越大，速度越快）。 综合工具选择ISE自带的XST，仿真工具也选择ISE自带
8、的ISim。这里综合工具和仿真工具都可以选择第三方的工具，如常用的SynplifyPro和Modelsim。 （4）单击Next 按钮，然后单击Finish完成新工程的创建。图5 新建工程概要该窗口会显示新建工程的概要，核对无误后点击Finish完成工程创建。在工作区可看到新建的工程LED。2 设计输入 （1）在源代码窗口中单击右键，在弹出的菜单中选择New Source。图6 新建源文件向导 在源文件类型中选择Verilog Module，输入文件名，其余使用软件默认即可。 （2）单击Next 按钮，弹出的窗口是模块创建向导界面，这里我们不使用该功能，直接单击单击Next 按钮到下一步，点击
9、Finish完成新源文件的创建。图7 模块创建向导界面 （3）ISE会自动打开源代码编辑界面，在该界面输入源代码，点击保存。图8 源代码编辑界面在该界面下，我们输入以下源代码。 这段代码的功能就是点亮一个LED灯，让它闪烁起来。选用板子上的一个50MHZ的晶振，对其进行分频后达到人眼能够辨别的跳变速率。3 功能仿真 （1）加入仿真激励源，也就是testbench，这里选择用verilog HDL编写。在源代码窗口中单击右键，在弹出的菜单中选择New Source，然后选择Verilog Test Fixture。图9 源代码仿真关联选择界面 在该界面选择关联上test1源代码，这样关联之后生成
10、出来的测试文件中会自动加入对源文件的例化代码，然后单击Next ，在弹出的报告界面确认信息无误后点击Finish。在自动弹出的代码编辑界面输入以下测试激励代码，保存。 （2）行为级仿真。在主窗口左侧的Design窗口中选择Simulation下拉栏中选行为级Behavioral选中仿真激励文件在Processes窗口就会出现ISim仿真软件了，第一个功能是行为级语法检查，在编写完testbench之后可以用于排查语法错误。双击第二个选项Simulate Behavior Model即可启动行为级仿真了。图10 启动行为级仿真选中test.v 双击Processes 栏中的Simulate Be
11、havioral Model，将弹出Isim 窗口。将Instance and Process Name 中的test 展开，选中uut。将counter25:0拖到右边的仿真窗口中。点击restart-ran all,查看仿真结果。点击break 结束。退出Isim。 （3）使用Sim仿真设计时序。图11 ISim仿真界面 界面打开之后默认只跑1us，由于计数器计数较长，需要多运行一会才能看到led信号的跳变。点击操作栏上的 按钮让它多运行一会就可以了，暂停时点击 按钮。另外可将Objects窗口中的信号通过右键选择加入到仿真窗口中以方便观测。4 综合 （1）将Design窗口中的View项
12、切换为Implementation，然后选中顶层文件，在下面的Processes窗口中就会出现综合实现的工具选项。这里双击Synthesize XST就开始运行综合了。图12 综合在hierarchy 窗口选中led，可以看到processes 窗口中的综合、配置等选项。双击check syntax 检查verilig 文件有误语法错误。若没有，会出现绿色的勾，有警告会出现叹号，有错误会出现红色的叉。双击synthesize 开始综合 综合过程中出现的各种警告或是错误报告会出现在Console窗口中，综合完成后状态显示为 ，双击Errors and Warnings中的 就可以打开综合报告。
13、双击View RTL Schematic，打开设计综合后的RTL级视图。双击后会弹出下图所示的对话框，第一个是打开一个窗口文件管理向导，第二个是直接进入顶层设计的浏览。默认为第二个，点击OK。图13 设置RTL查看设置 下图就是打开后能看到的顶层模块视图。可以看到最外层的输入和输出接口，一般复杂一点的设计就可以同过顶层视图来确定个模块之间的端口是否正确连接。图14 顶层模块 双击顶层模块就可进入与之相应的模块内部RTL视图，在RTL级视图里，可以清楚地看到每一条语句是被综合工具综合成了什么逻辑器件。核对一下是否是自己预想的逻辑电路。图15 RTL级视图 综合工具中还有一个View Techno
14、logy Schematic选项，工艺级视图，比RTL级电路更详细，更接近综合后在芯片中要形成的实际电路和资源使用情况。可以看到各个逻辑部件内部的寄存器和门电路。图16 工艺级视图5 时序仿真 在主窗口左侧的Design窗口中选择Simulation下拉栏中选Post-Translate选中仿真激励文件在Processes窗口就会出现ISim仿真软件了，双击Simulate Post-Translate Model即可启动时序仿真。图17 时序仿真 时序仿真由于加入了门级延迟，所以比行为级仿真的运算量大，仿真起来速度也会慢很多。点击Run之后多等几分钟。图18 时序仿真结果 ISim还能做映射
15、（Post-Map）和布局布线（Post-Route）之后的仿真，时序能更贴近真实情况。一般在高速和时序非常复杂的设计中才会用到，使用方法与上面类似，这里不再赘述。6 实现 （1）添加管脚约束。 在源代码窗口中单击右键，在弹出的菜单中选择New Source，然后选择 ，输入文件名，点击下一步。在弹出的窗口确认信息无误后点击Finish。软件会自动打开约束文件编辑窗口，输入以下代码，点击保存。 约束文件也可以通过选择操作窗口中的User ConstraintsI/O Pin Planning启动PlanAhead来通过图形界面添加生成。 （2）运行实现。实现的步骤包括翻译，映射，布局布线三个步骤。在Design窗口中选中顶层文件后双击操作窗口中的Implement Design，软件就会自动运行实现的三个步骤。双击Impliment Design 开始翻译、映射、布局布线。图19 运行实现工具 完成后状态显示为 ，
