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1、EDA技术实验报告题 目 实验一、8位加法器的设计 学生姓名 学号 10100140 所在学院 物理与电信工程学院 专业班级 物理101班 一、实验原理基本原理：调用库（USE IEEE.STD_LOGIC_ARITH.ALL）直接进行算术运算，以实现加法器功能，从而不用去编写全加器，即程序尽量简单化。并用函数CONV_INTEGER(D)把输入的8位二进制数转换成整形数，再相加以十进制数在数码管上显示出来。加法信号由（ST）控制，ST接一个正脉冲信号，当来一个下降沿时，就读进第一个8位二进制数，再来一个下降沿时就执行加法功能，前后两个8位二进制数相加。进程process（p）就是把三位十进制
2、数的百位、十位、各位分别取出来，再转换成4位逻辑位矢量。一个简单加法器，能够实现加法运算并显示结果，在按键控制下，由开关变量以二进制(不超过8位)的形式送入加数和被加数，但必须以十进制的形式显示，按下加法按键后，以十进制方式显示结果。根据要求首先加法器中必须有二进制（8位）转换成十进制电路，其次加法器中需要用开关变量来控制加数和被加数的输入，再次输入的二进制加数和被加数必须经过转换成十进制后显示，最后加法完成结果以十进制显示。其二进制（8位）全为1时转换成十进制表示为255，先设三位分别表示十进制数的百位、十位和个位。将二进制数分别减去100的二进制数，循环直至二进制数小于100，百位循环一次
3、加一，根据同样的道理得出十位和个位。加数和被加数的输入和显示，利用高低电平控制显示器，当电平为高电平时显示加数和被加数的和，利用选择器来分别选择输出显示，当低电平时分别显示输入的二进制加数和被加数。 加法器是数字系统中的基本逻辑器件，减法器和硬件乘法器都可由加法器来构成。多位加法器的构成有两种方式：并行进位和串行进位。并行进位加法器设有进位产生逻辑，运算速度较快；串行进位方式是将全加器级联构成多位加法器。并行进位加法器通常比串行级联加法器占用更多的资源。随着位数的增加，相同位数的并行加法器与串行加法器的资源占用差距也越来越大。因此，在工程中使用加法器时，要在速度和容量之间寻找平衡点。程序总体设
4、计框图如图2.1所示： 数字显示电路 动态扫描显示电路8位二进制加法器输入图2.1 程序总体设计框图 二、 单元电路设计一个简单8位加法器，能够实现加法运算并显示结果，在按键控制下，由开关变量以二进制(不超过8位)的形式送入加数和被加数，但必须以十进制的形式显示，按下加法按键（ST）后，以十进制方式显示结果。调用库（USE IEEE.STD_LOGIC_ARITH.ALL）直接进行算术运算，以实现加法器功能，从而不用去编写全加器，即程序尽量简单化。并用函数CONV_INTEGER(D)把输入的8位二进制数转换成整形数，再相加以十进制数在数码管上显示出来。加法信号由（ST）控制，ST接一个正脉冲
5、信号，当来一个下降沿时，就读进第一个8位二进制数，再来一个下降沿时就执行加法功能，前后两个8位二进制数相加。进程process（p）就是把三位十进制数的百位、十位、各位分别取出来，再转换成4位逻辑位矢量。8位二进制加法器电路如图3.1所示： 图3.1 八位二进制加法器电路图8位二进制加法器程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY adder_8 ISPORT( ST : IN STD_LOGIC; D : IN S
6、TD_LOGIC_VECTOR(7 DOWNTO 0); BAI: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); SHI: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); GE : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END adder_8; ARCHITECTURE BHV OF adder_8 ISSIGNAL A,B,C,P,Q: INTEGER RANGE 0 TO 999;BEGINPROCESS(ST)BEGINQ=CONV_INTEGER(D);IF STEVENT AND ST=1 THEN P=Q+P;E
7、LSE P=P;END IF;END PROCESS;PROCESS(P)BEGINA=P/100;B=(P MOD 100)/10;C=P MOD 10;BAI=CONV_STD_LOGIC_VECTOR(A,4);SHI=CONV_STD_LOGIC_VECTOR(B,4);GE BT = 00000001 ; A BT = 00000010 ; A BT = 00000100 ; A BT = 00001000 ; A BT = 00010000 ; A BT = 00100000 ; A BT = 01000000 ; A BT = 10000000 ; A NULL ; END CA
8、SE ; END PROCESS P1;P2:PROCESS(CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN CNT8 SG SG SG SG SG SG SG SG SG SG SG SG SG SG SG SG NULL ; END CASE ; END PROCESS P3; END;三、 波形仿真结果分析8位二进制加法器功能仿真结果如图4.1所示：图4.1 8位二进制功能仿真结果【D】是输入端，由8个开关控制，【ST】是输入端，接正脉冲信号，【BAI】、【SHI】、【GE】都是输出端，分别是以个3位十进制数的百位、十位和各位。加法信号由（ST）控制，ST
9、接一个正脉冲信号，当来一个下降沿时，就读进第一个8位二进制数，再来一个下降沿时就执行加法功能，前后两个8位二进制数相加。相加结果由3位十进制数通过数码管显示出来。四、 安装调试步骤安装与调试过程是设计元件由虚拟变成事实最为重要的一步,安装就代表着元件的测试操作,也是检验仿真是否真正有效的最重要的步骤.所以在整个设计中安装调试便是最后一步也是前面所有步骤中的一个验收。安装调试的成败直接验证实验的正确性。但是在安装调试中我们也需要注意首先得确保仿真测试正确无误,然后引脚锁定并编译,接着将实验板连接好,接好电源就可以下载了。下载完成后就可以调试,根据设计的要求来分别验证试验的结果,比如我们做加法器时
10、,调试过程便是验证加法器的实现，先利用高电平来控制程序的有效，先输入一个八位二进制数，显示段是否显示其对应的十进制数，拨加法控制器，再在输入端输入被加数（八位二进制数），同样看被加数是否在显示段出现其十进制数，按下等号控制器，显示段便显示结果。结果为要求显示的结果即实现加法功能。当安装调试过程正确完成后，即设计的最后一步完成。整个设计也即完成。断掉电源拆线，整理实验台。五、故障分析与改进故障是实验中不可避免遇到的问题，当程序出错或者是操作不当时都可能导致不能出现其想要的结果，所以当故障出现时我们要认真仔细的分析，故障的出自和解决。我们在做加法器时也曾碰到过相当多的障碍，首先是设计程序上的故障，尤其在语言上的不仔细，或是语言的不标准性直接
