《verilog的基础语法总结》由会员分享，可在线阅读，更多相关《verilog的基础语法总结（2页珍藏版）》请在金锄头文库上搜索。
1、verilog的基础语法总结的设计：:串并转换，使用寄存器，复杂的可以用状态机。的基本语法：1定义一个数据的，定义其位宽和和进制，省略位宽默认位，省略进制默认十进制，数据之间可以添加下划线表示不确定的值，为高阻态:r参数类型，可以定义为不变的数据，也可以参数的传递:定义字符串时通用语言的部分字符串，如等:变量数据类型主要分为网络类型和寄存器类型。网络类型不能存储数据，寄存器类型可以存储数据。（网络类型：in和主要用作连接单元的连线；对地建模，对电源建模。oi和ri实现线或功能；和ri实现线与功能；rir（可以存储数值和电容节点的建模；r和r用于线逻辑的建模）（寄存器类型：reg型为可定义的无符
2、号整数变量；eoryreg型的一个数组；ierg型是位有符号整数变量）:ir（型信号可以用于任何方程式的输入，也可作为语句或者实例元件的输出。eg型数据常用作表示I模块内的自定信号，常代表触发器。:逻辑运算符分为数值的与或非也分为按位运算符。缩减运算符依次高位和地位实现逻辑运算。关系运算符两个数据进行关系运算，输出真假和不确定等式运算符分为逻辑等和严格等。逻辑等输出，将，视为不确定的数；关系等分为：将视为两种符号。位拼接运算符将两个数据的某几位拼接在一起三目运算符相当于fDele8：赋值语句分为阻塞赋值和非阻塞赋值阻塞赋值也就是说它阻塞了其他赋值语句的执行，只能进行一步一步的执行，非阻塞赋值允
3、许其他verilog吾句同时进行操作，a=b当使用I时，阻塞赋值来描述组合逻辑，而非阻塞赋值描述时序逻辑。在一个I块中不要同时使用阻塞逻辑和非阻塞逻辑:verilog中有四种逻辑值，逻辑值为则按照真处理，若为则按假处理，跳过i中的语句。在i嵌套中，el总是和它最上面的i来匹配。语句中的和e成对出现。语句分为语句，以常量为参考；则以高阻态为参考，当有一个是，其结果为真；则以高阻态和不确定值为参考，当有一个为或时，结果为真。釆用rii对ve的e勺束主要分为和_约束就是让编译器默认语句为完全中e:verilog分为四种循环的方式，其中ree,oreveri只能用于仿真，不能形成电路。ee规定循环几次
4、就循环几次，需借助egine进行开始和结束。orever!环常用于产生周期性波形。可以进行终止后执行orev之后的语句。il是用作一定条件下的循环，满足条件是连续执行，当条件不满足时进入i之后的程序。o循环部分可以进行仿真和综合，电路复杂。11块语句以及过程块块语句有begin_end和fork_join。Begin_end块内可以定义局部变量，其次块内使用的语句可以被其他语句调用。Fork_join块内语句将同时开始并行执行，按照时间顺序，排在最后一个语句执行完之后跳出该程序块。块内部赋值有assign的连续赋值语句，当右边的值发生变化时，计算右边的表达式的值，并将结果付给左边的变量。具有组合逻辑的特征。Always块可以描述组合逻辑也可以描述时序逻辑。Always块主要由时序控制条件和执行语句构成。12:抽象级别的描述主要分为系统级，算法级，RTL级，门级和开关级。门级描述就是利用verilog内置的基本门级元件以及他们之间的连接来构筑逻辑电路的模型。行为级描述关注的是逻辑电路的输入/输出的因果关系，即在任何输入条件下产生何级输出，描述的是一种行为特征。13:组合逻辑通过assign实现。
