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1、 综合数字计时器 电子0902200905030225 于超 2012.11.20 一. 设计思路根据题目设计要求，采用自顶向下的设计方法，系统的整体组装设计原理图如图所示，整个系统设计划分为5个大的模块：clk-div1024是分频模块；计时模块；alert模块为整点报警模块；seltime模块为分时扫描模块；dispa模块为七段译码模块。其中，sel模块提供数码管片选信号。分频模块分频模块的功能是产生标准的脉冲信号和提供功能扩展电路所需要的信号。将系统提供的1024hz的时基信号进行分频，产生1hz的时钟激励信号，实现对计数模块的驱动。计时模块本模块包括了秒计数模块，分计数模块，小时计数模
2、块，主要用来实现时分的设定和产生时间信号。其中ed信号为清零信号，高电平有效。整点报警模块如果当前时间中分，秒的计时都为零，说明整点的到来，计时器报警。分时扫描模块该模块的具体功能是完成将时，分，秒的计数输出给译码器。Sel为控制输出的片选信号，它是在时基信号的激励下通过一个8进制的加法计数器产生8路选择信号实现的。译码模块该模块根据7段显示管的译码规则将最终的BCD码转换成7段译码管的数字显示，从而能够直观的显示出所表示的数字。二 逻辑框图三 程序代码（1）秒计数器模块VHDL源程序LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; USE IEEE.S
3、TD_LOGIC_UNSIGNED.ALL ; ENTITY second ISPORT (CLK ,RD : IN STD_LOGIC ; SEC1,SEC0: OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ; CO: OUT STD_LOGIC ); END second; ARCHITECTURE miao_arc OF second ISBEGINPROCESS( CLK ,RD)VARIABLE cnt1: STD_LOGIC_VECTOR(3 DOWNTO 0);VARIABLE cnt0: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN
4、IF RD=1 THEN cnt1:=0000; cnt0:=0000; ELSIF CLKEVENT AND CLK=1 THEN IF cnt1=0101AND cnt0=1000 THEN CO=1; cnt0:=1001; ELSIF cnt01001 THEN cnt0:=cnt0+1; ELSE cnt0:=0000; IF cnt10101 THEN cnt1:=cnt1+1; ELSE cnt1:=0000; CO=0; END IF; END IF;END IF;SEC1=cnt1;SEC0=cnt0;END PROCESS ;END miao_arc;（）整点报警模块VHD
5、L源程序 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY alert ISPORT (m1 ,m0,s1,s0: IN STD_LOGIC_VECTOR(3 DOWNTO 0); CLK : IN STD_LOGIC ; Q: OUT STD_LOGIC ); END alert; ARCHITECTURe sst_arc OF alert ISBEGINPROCESS( CLK ) BEGINIF CLKEVENT AND CLK=1 THEN IF m1 =0000 AND m0=0000 AND s1=0000 AND s0=000
6、0 THEN Q=1; ELSE QQQQQQQQQQQQQQQQQQQ=0000000;END CASE ;END PROCESS ;END dispa_arc;（5）产生片选信号控制VHDL源程序LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; USE IEEE.STD_LOGIC_UNSIGNED.ALL ; ENTITY sel ISPORT (CLK : IN STD_LOGIC ; Q: OUT STD_LOGIC_VECTOR(2 DOWNTO 0) ;END sel; ARCHITECTURE sel_arc OF sel ISBEGIN
7、PROCESS( CLK )VARIABLE CNT: STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINIF CLKEVENT AND CLK=1 THEN CNT：= CNT +1;END IF;Q=CNT;END IF; END IF;END PROCESS ;END sel_arc;（6）分频模块VHDL源程序LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; USE IEEE.STD_LOGIC_ARITH.ALL ; USE IEEE.STD_LOGIC_UNSIGNED.ALL ; ENTITY clk_div1024 IS
8、PORT ( CLK : IN STD_LOGIC ; CLK_DIV: OUT STD_LOGIC ); END clk_div1024; ARCHITECTURE rtl OF clk_div1024 ISSIGNAL COUNT: INTEGER RANGE 0 TO 511;SIGNAL CLK_TEMP: STD_LOGIC;SIGNAL CNT :INTEGER RANGE 0 TO 511;BEGIN PROCESS( CLK ) BEGINIF CLKEVENT AND CLK=1 THEN IF CNT=511 THENCNT= 0;CLK_TEMP= NOT CLK_TEM
9、P;ELSE CNT= CNT+1;END IF; END IF;END PROCESS ;CLK_DIV= CLK_TEMP;END rtl;四 仿真波形 秒计数的仿真图 整点报警模块仿真图 分时扫描仿真图 译码器仿真图 片选信号仿真图 分频模块仿真图五心得体会 这是一次综合性很强的实验，从最初的模型规划，到具体功能的实现，再到电路的连接和调试，每个环节都让我加深了对实际问题的思考，同时让我的动手能力大大提高。这次最大的收获就是学会了很系统的去解决一个实际问题，学会了巧妙地运用模块化的思想。本次试验使我将学到的书本知识应用于实践，加深了我对知识的理解，培养了我的动手能力，学会了与搭档共同讨论解决遇到的问题，分享问题被解决、实验完成的喜悦！六参考文献VHDL语言及可编程逻辑器件实验指导书 任志平 李克艰 高国旺 著数字逻辑电路与系统设计 蒋立平 著 电子工业出版社 电子线路设计指导 李银华 著 北京航空航天大学出版社 2005
