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1、EDA技术基础实验报告EDA技术基础实验报告学院：信息科学技术学院专业：电子信息工程指导教师：龙翔完成日期：2013年12月目录实验一MAX-plusll 及开发系统使用 (3)实验二高速四位乘法器设计 (6)实验三秒表的设计 (9)实验四序列检测器的设计 (13)实验五数字频率计的设计 (18)六实验总结 (20)实验一一：实验名称：MAX-plusll 及开发系统使用二：实验内容1.利用MAX-plusII中的图形编辑器设计一半加器，进行编译、仿真，并将其设置成为一元件。2.建立一个更高的原理图设计层次，利用前面生成的半加器元件设计一个全加器，进行编译、仿真，并将其设置成为一个元件。3.再
2、建立一个更高的原理图设计层次，利用前面生成的半加器元件设计一个全加器，进行编译、仿真。4.选择器件“Assign”“Device”“MAX7000S”“EPM7128SLC84-6”，并根据下载板上的标识对管脚进行配置。然后下载，进行硬件测试，检验结果是否正确。三实验程序1）.半加器图2)全加器图3)四位全加器四：仿真图1）.半加器仿真图2）.全加器仿真图3）.四位全加器仿真图实验二一：实验名称高速四位乘法器设计二: 实验内容1.利用MAX-plus中的图形编辑器设计1-4的二进制乘法器，进行编译、仿真，并将其设置成为一元件，命名为and14。2.建立一个更高得原理图设计层次，利用前面生成的1
3、-4的二进制乘法器和调用库中的74283元件设计一高速4位乘法器。三:实验程序1.2.四：仿真图 实验三一：实验名称秒表的设计二：实验内容（一）、实验步骤1、采用自顶向下的设计方法，首先将系统分块；2、设计元件，即逻辑块；3、一级一级向上进行元件例化（本实验只需例化一次即可），设计顶层文件。（二）、实验程序设计原理实验程序如三所示，其中输入信号分别为使能信号ENA、清零信号CLR、时钟信号CLK，输出信号有秒针信号CA和分针信号CB。实验原理为通过始终信号，控制两个计数器的计数来实现的，当始终上升沿到来时，对信号CAI进行计数，当CAI计数达到59，则产生一个进位1，从而对信号CBI进行计数，
4、即信号CAI每次达到59就对信号CBI进行计数一次,同时下个时钟上升沿到来时，信号CAI复位为0.当信号CBI达到59时，则下个时钟上升沿到来时，信号CBI复位为0。三实验程序LIBRARY IEEE;USE MS ISPORT(CLK,CLR,ENA:IN STD_LOGIC;CA,CB:BUFFER STD_LOGIC_VECTOR(5 DOWNTO 0); END ENTITY MS;ARCHITECTURE ARE OF MS ISSIGNAL CAI:STD_LOGIC_VECTOR(5 DOWNTO 0);SIGNAL CBI:STD_LOGIC_VECTOR(5 DOWNTO 0
5、); BEGINPROCESS (CLK,CLR,ENA) ISBEGINIF CLR=1 THENCAICBIELSIF CLKEVENT AND CLK=1 THENIF ENA=1 THENIF CAI=111011 THEN CAIIF INS=1 THEN STATEWHEN S1=IF INS=0 THEN STATEIF INS=0 THEN STATEWHEN S3=IF INS=0 THEN STATEWHEN S4=IF INS=1 THEN STATEWHEN S5=IF INS=1 THEN STATEWHEN S6=IF INS=1 THEN STATEWHEN S7
6、=IF INS=0 THEN STATEWHEN S8=STATEWHEN OTHERS=STATEEND CASE;END IF;END PROCESS;PROCESS(STATE)BEGINCASE STATE ISWHEN S0=DATAOUTDATAOUTWHEN S2=DATAOUTWHEN S3=DATAOUTWHEN S4=DATAOUTWHEN S5=DATAOUTWHEN S6=DATAOUTWHEN S7=DATAOUTWHEN S8=DATAOUTWHEN OTHERS=DATAOUTEND CASE;END PROCESS;END ARCHITECTURE ART;四：
7、仿真图实验五一：实验名称数字频率计的设计二：实验内容（一）、实验步骤1、测频原理若某一信号在T秒时间里重复变化了N 次，则根据频率的定义可知该信号的频率fs 为：fs=N/T 通常测量时间T取1秒或它的十进制时间。频率计方框图如下：（1）、时基T 产生电路：提供准确的计数时间T。晶振产生一个振荡频率稳定的脉冲，通过分频整形、门控双稳后，产生所需宽度的基准时间T的脉冲，又称闸门时间脉冲。注意：分频器一般采用计数器完成，计数器的模即为分频比。（2）、计数脉冲形成电路：将被测信号变换为可计数的窄脉冲，其输出受闸门脉冲的控制。（3）、计数显示电路：对被测信号进行计数，显示被测信号的频率。计数器一般采用
8、多位10 进制计数器；控制逻辑电路控制计数的工作程序：准备计数显示复位准备下一次测量。2、具体实现：（1）、测频控制逻辑电路（以1 秒为例）A）产生一个1秒脉宽的周期信号；B）对计数器的每一位计数使能进行控制；C）完成下一次测量前的计数器复位；一种可能的时序关系：a) 10 进制计数器要求具有计数使能端CNTEN、复位端CLR、进位输出端CO。3、元件例化图（方框图）：（二）、实验程序原理实验程序如三所示，输入信号为复位信号CLR、输入信号CLK和CLK1，其中CLK 为时间计数，一个周期为1s，而CLK1为脉冲计数，一个周期为10ms。当信号SSI为0时，信号CQI随着时钟信号CLK1的上升
9、沿到来开始计数，没来一次上升沿计数一次。而当时钟信号CLK下降沿到来时，信号SSI变化为1，则信号CQI停止计数。从而在1s时刻读取输出信号CQ的值，即为脉冲信号的频率。三实验程序LIBRARY IEEE;USE PLJ ISPORT(CLK,CLR,CLK1:IN STD_LOGIC;SS:OUT STD_LOGIC;CQ:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END ENTITY PLJ;ARCHITECTURE ART OF PLJ ISSIGNAL CQI:STD_LOGIC_VECTOR(6 DOWNTO 0);SIGNAL SSI:STD_LOGIC;B
10、EGINPROCESS(CLK,CLR) ISBEGINIF CLR=1 THEN SSIELSIF CLKEVENT AND CLK=0 THEN SSIEND IF;END PROCESS;PROCESS(CLR,CLK1) ISBEGINIF CLR=1 THEN CQIELSIF CLK1EVENT AND CLK1=1 THEN IF SSI=1 THENCQIELSE CQIEND IF;END IF;END PROCESS;CQEND ARCHITECTURE ART;四：仿真图EDA实验总结：通过短短的五个实验，让我们对EDA这门学科有了更深刻的理解，平时课堂上所学的理论知识也
11、通过实验有了一个实践和运用。EDA实验的编程是一个难点，但也是我们学习的重点，所以预习就显得格外重要，每次实验前事先编好实验所需的程序，实验课上就可以利用有限的时间进行程序的调试和仿真，遇到问题就可以及时向老师请教，以解决问题。在学习的过程中，刚开始接触这门课程感觉很棘手，因为许多知识的理解不透彻再加上编程软件为英文软件，对于软件操作不是很熟悉，很多时候一个小的问题或者某一步错误就导致程序编译不出来，遇到那密密麻麻的错误，大多时候我们很容易就会失去耐心，不会再有耐心继续去该错误，编程序。秒表的设计，序列检测器的设计，数字频率计的设计让我们真正有了一次EDA设计的经历，也极大的提升了我们队对CPLD的兴趣，毕竟这些设计是一次全新的设计过程，从编程到最后的仿真，都是由我们自己创作出来的，也可以在作品中假如自己的思想，开始由于对设计没有什么概念或者对知识的不完全理解，所以开始感觉很困难，在老师的指导下，我们完成了自己的设计。团队合作是实验能够完成的一大主因。我们团队通过每一次的合作和分工，明确每一个人的任务和每次实验的目标，在遇到困难时，我们细心沟通，以寻求一个完美的解决方案，团队的力量是巨大的，感谢我的队友，感谢我们一起努力和奋斗。
