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毕业设计]基于VHDL的3B4B线路编码解码实现.doc

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  • 上传时间:2023-10-13
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    • 1、基于VHDL的3B4B线路编码/解码实现摘要: mBnB 码是光纤通信系统中常用的码型之一, 本次设计了一种简单实用的3B4B 编码方法, 并提出了用A ltera开发系统的硬件描述语言VHDL 实现全数字3B4B 编译码电路的设计思想和方法, 最后给出了波形仿真结果。本文给出了针对该编码方法的除数字锁相环之外的一种简单方便的VHDL 语言设计方法。关键词: 3B4B 码; FPGA; VHDL 语言; 波形仿真编码部分(Encode3B4B):一、 3B4B 编码原理 大多数mBnB 码都采用两种模式编码, 两种模式交替使码字中的不均值为零。这种编码电路多采用可编程只读存储器PROM 查找表的方法实现。下面介绍一种3B4B码, 可用更为简单的电路实现, 其编码规则具体说明如下: 先将输入的数字信号每3 b 为一码字, 在同样长的时间间隔内变换成4 b 一组的输出码字。 变换后4 b 的一个码字中, 第1 与第4 比特位分别由变换前3 b 码字中的第1 与第3 比特位取反而得到; 变换前的第1 与第2 比特位分别作为变换后的第2与第3 比特位。其编码情况如表1 所示。 表1 3B4B

      2、编码表 3B 000 001 010 011 100 101 110 111 4B 1001 1000 1011 1010 0101 0100 0111 0110 二 3B4B 的编码电路设计 3B4B 编码电路的工作原理: 为了实现3B4B 编码, 本设计是以随机码作为输入的数字信号。因此, 完整的3B4B 编码电路包括分频电路、串并转换电路、编码电路和并串转换电路组成, 如图1 所示。 图1 1:分频模块:a 三分频 序列发生器的输入时钟脉冲三分频,从而可以实现每输入3BIT的串行信号就同步转换输出出三位的并行信号,实现时钟信号的同步。 b 四分频 序列发生器的输入时钟脉冲四分频,从而可以实现每输入4BIT的并行信号就把转换给变量if clk4event and clk4=1 thenREG=Q; 2:串并转换模块(用循环移位实现) Clk0来一次有效,Y接收串行的数据就向右移一位,当三分频的信号clk3有效时把Y输出。architecture one of SER2PAR issignal q: std_logic_vector(2 downto 0);beginp1:proce

      3、ss(clk0)variable n:integer:=0;beginif clk0event and clk0=1 thenq=shift_in & q(2 downto 1);end if;end process p1;p2:process(clk3)beginif clk3event and clk3=1 thenYREGREGREGREGREGREGREGREGREGREGREGREGREGREGREGREGREGREG=NULL;end case;end if;END PROCESS P1;P2:PROCESS(CLK3)BEGINIF CLK3EVENT AND CLK3=1 THENQ=REG;END IF;END PROCESS P2;4 并串转换 把编码实现的4位码,由并行转换为串行输出。 architecture one of PAR2SER issignal N:INTEGER RANGE 0 TO 3;signal REG:std_logic_vector(3 downto 0);beginp1:process(clk4,Q)beginif clk4event

      4、and clk4=1 thenREG=Q;end if;end process p1;PROCESS(CLK0,REG,N)BEGINIF CLK0EVENT AND CLK0=1THENIF N=3 THEN N=0;ELSE Nshift_outshift_outshift_outshift_outshift_out=X;end case;end process;三 仿真效果: 仿真时,在F引脚输1,选第二的码表,串口输入111,对应的编码输出为0010.解码部分(Encode3B4B):设计要求:1) 资料查找,系统总体的设计思路2) 方案比较(方案分析、比较、总结)3) 总体方案的设计与任务细分( 系统功能模块总图)4) 各功能模块设计(模块的实现方案、算法比较、编程、功能和时序仿真)实验报告撰写(各自撰写自己完成的部分,具备总体设计方案、TOP系统图、各功能模块的设计思路、系统调试、仿真和课题总结)mBnB线路编解码简介:mBnB码是把输入的二进制原始码流进行分组,每组有m个二进制码,记为mB,称为一个码字,然后把一个码字变换为n个二进制码,记为nB,并在同一个时隙内输出。把

      5、输入的mB变换为nB输出;本次设计取m=3,n=m+1=4即为3B4B码。“码字数字和”(WDS)是用来来描述码字的均匀性,并以WDS的最佳选择来保证线路码的传输特性。用“-1”代表“0”码, 用“+1”代表“”码,整个码字的代数和即为WDS。nB码的选择原则遵循尽可能选择|WDS|最小的码字, 禁止使用|WDS|最大的码字。以3B4B为例,应选择WDS=0和WDS=2的码字, 禁止使用WDS=4的码字。mBnB码是一种分组码,设计者可以根据传输特性的要求确定某种码表。如下下表为一种3B4B码的码表:解码原理 解码器与编码器基本相同,只是除去组别控制部分。 译码时,把送来的已变换的4B信号码流,每4比特并联为一组,作为PROM的地址,然后读出3B码,再经过并-串变换还原为原来的信号码流。解码器包括分频电路、分频电路、串并转换电路、解码电路和并串转换电路组成。TOP系统电路图如下:功能仿真波形图:设定输入为:00010001000100010001000100010001000100013B4B解码输出对应为:001001001001001001001001001001各元器件代码如下:

      6、三分频器:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity CNT3 isport(clk3:in std_logic;newclk1:out std_logic);end;architecture exam of CNT3 issignal q:integer range 0 to 2;signal temp: std_logic;beginprocess(clk3)beginif clk3event and clk3=1 thenif q=2 thenq=0;temp=1;else q=q+1;temp=0;end if;end if;end process;newclk1=temp;end exam;三分频分频功能仿真波形图:四分频器:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity CNT4 isport(clk4:in std_logic;cnter:out std_logic);end;architecture exam of CNT4 issignal q:std_logic_vector(1 downto 0);signal temp: std_logic;beginprocess(clk4)beginif clk4event and clk4=1 thenif q=11 thenq=00; temp=1;else q=q+1; temp=0;end if;end if;end process;cnter=temp;end exam;四分频分频功能仿真波形图:串流转并行:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity SER2PAR isport(clk4:in std_logic;s

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