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1、.数字逻辑实验报告（2）数字逻辑实验2多功能电子钟系统设计成绩评语：（包含：预习报告内容、实验过程、实验结果及分析）教师签名姓 名： 学 号： 班 级： 物联网1701 指 导 教 师： 徐有青 计算机科学与技术学院20 年 月 日数字逻辑实验报告多功能电子钟系统设计实验报告多功能电子钟系统设计1、实验名称多功能电子钟系统设计。2、实验目的要求同学采用传统电路的设计方法，对一个“设计场景”进行逻辑电路的设计，并利用工具软件，例如，“logisim”软件的虚拟仿真来验证电子钟电路系统的设计是否达到要求。通过以上实验的设计、仿真、验证3个训练过程使同学们掌握小型电路系统的设计、仿真、调试方法以及电
2、路模块封装的方法。3、实验所用设备Logisim2.7.1软件一套。4、实验内容设计场景：多功能数字钟是一种用数字显示秒、分、时的计时装置，当前从小到人们日常生活中的电子手表，大到车站、码头、机场等公共场所的大型数显电子钟无处不在。多功能数字钟的基本功能如下：（1）显示时、分、秒；（2）可以采用24小时制或12小时制（上午和下午）；（3）整点报时，整点前10秒开始，整点时结束；（4）单独对“时、分”计时校准，对分钟值校准时最大分钟值不向小时值进位；（5）闹钟10秒提醒。使用logisim软件对你设计电子钟电路进行虚拟仿真验证，具体要求如下。（采用logisim软件提供的“时钟频率”为8hz的信
3、号源）（1） 具有校准计数值功能的六十进制计数器电路采用“四位二进制可逆计数器”这个“私有”元件和相应元器件，设计一个具有对计数值进行校准的六十进制计数器，并封装，该计数器逻辑符号参见图2-1所示。Q1D Q1C Q1B Q1A Q0D Q0C Q0B Q0AQcc CPUAdj 校准功能的六十进制计数器 CPD Clr图2-1 校准计数值的60进制计数器六十进制计数器的输入输出引脚定义如下：（a）一个清零端Clr；（b）一个累加计数脉冲输入端CPU；（c）一个累减计数脉冲输入端CPD；（d）八个计数器状态输出值Q1D Q1C Q1B Q1A Q0D Q0C Q0B Q0A，采用8421码分别
4、表示计数器状态的十位和个位；（e）一个计数值校准输入控制信号Adj，当Adj为“1”时通过CPU对计数值进行加计数或校准，Adj为“0”时通过CPD对计数值进行减计数校准（由于受“四位二进制可逆计数器”约束），CPD可以对计数值的十位或个位进行递减校准（递减的时候不需要循环，回到0即可）；（f）每当计数累计满60产生一个进位输出信号Qcc。计数器的状态请采用“十六进制的数字显示器”显示。（2）具有校准计数值的十二进制计数器或二十四进制的计数器电路采用“四位二进制可逆计数器”这个“私有”元件和相应元器件，设计一个具有对计数值进行校准的十二进制计数器或二十四进制的计数器，并封装，该计数器逻辑符号参
5、见图2-2所示。Q1D Q1C Q1B Q1A Q0D Q0C Q0B Q0A Qcc CPUAdj 校准功能的十二进制计数器或二十四进制计数器 MsetCPD Clr图2-2 调整计数值的十二进制或二十四进制计数器十二进制计数器或二十四进制计数器输入输出引脚定义如下：（a）一个清零端Clr；（b）一个累加计数脉冲输入端CPU；（c）一个累减计数脉冲输入端CPD；（d）八个计数器状态输出值Q1D Q1C Q1B Q1A Q0D Q0C Q0B Q0A，采用8421码分别表示计数器状态的十位和个位；（e）一个计数值校准输入控制信号Adj，当Adj为“1”时通过CPU对计数值进行加计数或校准，Ad
6、j为“0”时通过CPD对计数值进行减计数校准（由于受“四位二进制可逆计数器”约束），CPD可以对计数值的十位或个位进行递减校准（递减的时候不需要循环，回到0即可）；（f）Mset为计时模式控制输入信号，当Mset为“1”时计数器为二十四进制计数器且每当计数累计满24产生一个进位信号Qcc，当Mset为“0”时计数器为十二进制计数器；每当计数累计满12产生一个进位输出信号Qcc。计数器的状态请采用“十六进制的数字显示器”显示。（3）显示“上午”、“下午”的电路设计一个采用logisim软件提供的“Led点阵”显示器和相应元器件以“上”和“下”的形式表示电子钟的“上午”和“下午”的电路，并封装，参
7、考图2-3、2-4所示。图2-3 led点阵显示器 QD QC QB QA 显示“上午”、“下午”电路 Mset AM/PM图2-4 led点阵封装图 显示“上午”、“下午”电路的输入输出引脚定义如下：（a）Mset为控制显示上、下午的“Enable”输入信号，Mset为“1”不显示，Mset为“0”显示“上”或“下”；（b）QDQCQBQA为4个五位（4列5行）的数据输出信号，提供“Led点阵”显示器显示“上”、“下”的数据；（c）AM/PM为显示“上”、“下”的控制信号，当AM/PM=1，显示“上”，当AM/PM=0，显示“下”。（4）整点报时电路设计一个10秒的整点报时电路，并封装，该电
8、路在整点前10秒被触发，发出报时信息（用发光二极管的闪烁来表示），报时10秒结束，逻辑符号参见图2-5所示。Q报时 整点报时电路 G F E D C B A图2-5 整点报时电路整点报时电路输入输出引脚定义如下：（a）G、F为输入信号对应“分计数器”十位中的两位；（b）E、D为输入信号对应“分计数器”个位中的两位；（c）C、B为输入信号对应“秒计数器”十位中的两位；（d）A为输入信号对应“秒计数器”个位的最低位；（e）Q报时为输出报时信号。（5）秒计时脉冲产生电路按要求以logisim软件的8hz信号作为电路信号源，设计一个输出为1hz的脉冲信号电路，并封装，逻辑符号参见图2-6所示，它成为秒
9、计数器的计数脉冲信号。8hz 秒计时脉冲产生电路 1hz图2-6 秒计时脉冲产生电路秒计时脉冲产生电路输入输出引脚定义如下：（a）8hz为输入的脉冲信号；（b）1hz为输出信号。（6）闹钟10秒提醒电路（选做）设计一个闹钟10秒提醒电路，并封装，该电路可以根据计数器的“时、分”输出状态和时间设定值（闹钟时间）所产生的控制信号，在“时间设定值”触发一个10秒闹钟报时器，10秒后结束，逻辑符号参见图2-7所示。Q闹钟 SetAlarm 闹钟10秒提醒电路 （时间设定值） （时、分计数状态值） 图2-7 闹钟电路闹钟电路输入输出引脚定义如下：（a）SetAlarm为闹钟值设定输入控制信号；（b）（时
10、间设定值）为输入信号，要求为“时，分”值，具体信号自己定义；（c）（时、分计数状态值）为输入信号，具体信号自己定义；（d）Q闹钟为输出信号。（7）多功能数字钟电路充分利用（1）（7）设计的“私”有元件和相应元器件，设计满足多功能电子钟“设计场景”要求的电路。该电路“输入输出检查要求”参见图2-8所示。（1）“MSet”为计时模式控制输入信号，当MSet为“1”时计数器为二十四进制计数器、为“0”时为十二进制计数器；（2）“CPU、CPD”为计数器计数值进行加、减的输入脉冲信号；（3）“Adj1、Adj0”分别为“时、分”计数器控制输入信号, 当Adji为“1”时累加、为“0”时累减（注意：“时
11、、分”计数值不要同时校准）；（4）“Clr”为计数器的清除信号；（5）“8hz信号”为电子钟脉冲输入信号；（6）“Alarm”为闹钟值设定输入控制信号；（7）“时、分、秒”计数器的输出计数状态分别对应六个“十六进制的数字显示器”；（8）“上、下午”输出信号分别对应“Led点阵”显示器；（9）“闹钟”，“整点”输出信号分别对应两个“发光二极管”。 上/下午 “时”十位个位 “分”十位个位 “秒”十位个位多功能数字钟电路 图2-8电子钟的“输入、输出检查要求”5、实验方案设计（1）具有校准计数值的六十进制计数器电路1、个位：cpu= cpd= clr=D=cp=十位：clr= cpu= cpd=2、图2-9 校准计数值的60进制计数器（2）具有校准计数值的十二进制计数器或二十四进制的计数器电路1、个位：clr= cpu= cpd=十位:clr= cpu= cpd=Qcc=2、图2-10调整计数值的十二进制或
