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1、四位全加器的 VHDL/VerilogHDL实现加法器的分类一半加器能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。或：只考虑两个一位二进制数的相加，而不考虑来自低位进位数的运算电路，称为半加器。图1为半加器的方框图。图2为半加器原理图。其中： A、B分别为被加数与加数，作为电路的输入端；S为两数相加产生的本位和，它和两数相加产生的向高位的进位C一起作为电路的输出。I根据二进制数相加的原则，得到半加器的真值表如表1所列。|信号输入信号输出ABSC0000011010101101表1半加器的真值表由真值表可分别写出和数S,进位数C的逻辑函数表达式为：5 = + =工学白们C=AB
2、 2由此可见，式（1）是一个异或逻辑关系，可用一个异或门来实现；式 （2）可用一个与门 实现。仿真结果如图3所示：图3半加器仿真图二全加器除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图4为全加器的方框图。图5全加器原理图。被加数 A、加数B从低位向本位进位 G1作为电路的输入，全加和 S与向高位的进位 C作为电路的输出。能实现全加运算功能的电路称为全加电路。全加器 的逻辑功能真值表如表 2中所列。信号输入端信号输出端AiBiCiSiCi0000000110010100110110010101011100111111表2全加器逻辑功能真值表多位全加器连接可以是逐位进位，也可以是超前
3、进位。逐位进位也称串行进位，其逻辑电路简单，但速度也较低。五、加法器的VHDL实现一 半加器VHDL语言描述语句为：so=a xor b ;co=a and b程序设计：library ieee;use ieee.std_logic_1164.all;entity h_adder isport (a,b:in std_logic;so,co:out std_logic);定义输入、输出端口end h_adder;architecture bh of h_adder isbeginso=a xor b;异或运算co=a and b;“与运算end bh;二全加器1位全加器可由两个半加器组成，在半
4、加器的基础上，采用元件调用和例化语句，将件连接 起来，而实现全加器的VHD战程和整体功能。全加器包含了两个半加器和一个或门。在此基础上可设计出四位全加器。六、四位全加器四位全加器VHDL程序代码如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity add isport(cin:in std_logic;a,b:in std_logic_vector(3 downto 0);s:out std_logic_vector(3 downto 0);cout:out std_logic);e
5、nd add4;architecture beh of add4 issignal sint:std_logic_vector(4 downto 0);signal aa,bb:std_logic_vector(4 downto 0);beginaa=0 & a(3 downto 0);-4位加数矢量扩为 5位，提供进位空间bb=0 & b(3 downto 0);sint=aa+bb+cin;s(3 downto 0)=sint(3 downto 0);cout=sint(4);end beh;四位全加器VerilogHDL程序代码如下：module add(A,B,CI,CO,S);par
6、ameter N=4;input N:1 A,B;input CI;output CO;output N:1 S;assign CO,S=A+B+CI;endmodule四位全加器常用三种编程方法：/*module add(s,co,a,b,ci);行为描述法output3:0 s;output co;input3:0 a,b;input ci;reg co;reg3:0 s;always(*) begin co,s=a+b+ci;endendmodule*/module add(s,co,a,b,ci); 结构描述法 output3:0 s;output co;input3:0 a,b;in
7、put ci;full_add1 f0(a0,b0,ci,s0,ci1);full_add1 f1(a1,b1,ci1,s1,ci2);full_add1 f2(a2,b2,ci2,s2,ci3);full_add1 f3(a3,b3,ci3,s3,co);endmodulemodule full_add1(a,b,cin,sum,cout);input a,b,cin;output sum,cout;wire s1,m1,m2,m3;and(m1,a,b),(m2,b,cin),(m3,a,cin);xor(s1,a,b), (sum,s1,cin);or(cout,m1,m2,m3);en
8、dmodule/*module add(co,s,a,b,ci);数据流法output3:0 s;output co;input3:0 a,b;input ci;assign co,s=a+b+ci;endmodule*/ library IEEE;use IEEE.Std_logic_1164.ALL;entity pro1 is port(A1,B1,G1BAR,A0,B0,G0BAR:in std_logic;Y20,Y21,Y22,Y23,Y10,Y11,Y12,Y13:out std_logic); end pro1;architecture pro1_arch of pro1 is
9、 beginand (G0BAR=0)and (G0BAR=0)and (G0BAR=0)and (G0BAR=0)and (G1BAR=0)Y10=0 when(B0=0) and (A0=0) else 1;Y11=0 when(B0=0) and (A0=1) else 1;Y12=0 when(B0=1) and (A0=0) else 1;Y13=0 when(B0=1) and (A0=1) else 1;Y20=0 when(B1=0) and (A1=0) else 1;Y21=0 when(B1=0) and (A1=1) and (G1BAR=0) else 1;Y22=0
10、 when(B1=1) and (A1=0) and (G1BAR=0) else 1;Y23=0 when(B1=1) and (A1=1) and (G1BAR=0) else 1;end pro1_arch;、1位全加器ENTITY full_add ISPORT( a,b,cin : IN BIT;cout,sum: OUT BIT );END full_add;ARCHITECTURE adder OF full_add IS-逻辑表达式实现BEGINcout = ( (a xor b) and cin ) or ( a and b );sum = ( a xor b ) xor c
11、in;END adder;ARCHITECTURE adder2 OF full_add IS真值表实现SIGNAL abcin :BIT_VECTOR( 0 to 2 );SIGNAL yout : BIT_VECTOR( 0 to 1 ); BEGINabcin = a & b & cin;WITH abcin SELECTyout = 00 WHEN 000,01 WHEN 001,01 WHEN 010,10 WHEN 011, 01 WHEN 100,10 WHEN 101,10 WHEN 110, 11 WHEN 111;cout = yout( 0 );sum a(1),b=b(
12、1),cin=c0,cout=c(1),sum=sum(1);-上面的书写方式中，参数顺序可任意调整。adde full_add PORTMAP( a(2),b(2),c(1),c(2),sum(2);adder3: full_add PORTMAP( a(3),b(3),c(2),c(3),sum(3);adder4: full_add PORTMAP( a(4),b(4),c(3),c(4),sum(4);END adder;-利用生成语句，可进一下简化语句的书写ENTITY add4gen ISPORT( c0: IN BIT;a,b: IN BIT_VECTOR( 4 downto 1 );- 4改为 8c4: OUT BIT;sum: OUT BIT_VECTOR( 4 downto 1 ) );- 4改为 8END add4gen;ARCHITECTURE adder OF add4gen ISCOMPONENT full_addPORT( a,b,cin:IN BIT;cout,sum: OUT BIT );END COMPONENT;SIGNAL c: BIT_VECTOR( 4 downto 0 );- 4改为 8BEGINc(0) =c0;adders:FOR i IN 1 to 4 GENERATE -FOR i IN 1 to 8 G
