《TMS320F2812引脚说明》由会员分享，可在线阅读，更多相关《TMS320F2812引脚说明（9页珍藏版）》请在金锄头文库上搜索。
1、口口口 口口 口 QQQ Q Q QQCi G CiGU AAA AA A AAAVDD CORD1.3VVDDIO 33VGPIOE1_VNMI_XIHTBGPU)E1_3PIOB15_C6TRIPPHJB14_CiTRIPGPIOB13_C4TRIPOPIOBlOcLKINBGPKJBll_TlfliB &PIDB1Q：UAP$GPIOB9_CAP5GPIOBSZCAPI&PDOB7_T4PI T4CMP tPIOB6_TBPWM- T.3CMP ffPI0B5_PWM12 gpiob+ZpwmiiGPIOB3 PWMLO(5PIOB1_PWMSgpioeoZpwwWIOD6_T4 C T
2、RH_EVB SOC aPTOD5 T3CTRIP PDPINTB&PrODlT2 C TRIP_EVAS 0 CGPIOM1C TRIPPDPINTA tJPIOA15_C3TKIP aPIOA14_C2TRIP dPKIAB.ClTlUP tjPNJAll_TCKItrA(jpioaiiZtdira aPIOAia_CAP5_QEn GPI0A5-CAP2.QEP2 GPIOA8_CAPi_(3EPl ffPIOATllSPWM-TiCMP (jPIOAf5_T 1FWM- T1 CMP(JPIOAiPWW(jPIOAflPWMSGPIOA3ZPWMIGPIOA2_PWM5OPIOALPW
3、M2SPIOAO PWM11CEIT XD口口口QQQQQQQQQQQQqh .4 K H h .4K H h 31hrf fr. -dhrih 11trir r*% F% k1%rS K% ii/S f/% f r1% 入入XA0XA18 - 19 位地址总线XD0XD15 -16 位数据总线TMS320F2812TMS320F2312MHTFPB1T-XAg殳X cnonK 述cnoH网 【口 NIQFBJ4JRAKPlOFLJibXA GPIOH1_MFSRA GPIOFLOlutFSXA (JPIOFSMCLKRA GPIOFE TCLKXAKPlOF7_CANRXft(I)GPIDF
4、5 3TJ0DREKE：GAVSSREEBG ATCBGREFN ADCRESE-XT ADCREM ADCREFPADCIHB?APCINE6ADCDTB5WCINB4AIC1MB3ADCINB2lOCmElAPCINAOADCD-TAlADCIHA2ADCINA3AICINA4APCINA52UIHMAPCINA7巨 F JXMP/MC - 1 - 微处理器模式 XINCNF7有效0 -微计算机模式 XINCNF7无效XHOLD 夕卜部DMA保持请求信号。XHOLD为低电平时请求XINTF释放外部总线，并把所有的总线与选通端置为高阻态。当对总线的操 作完成且没有即将对XINTF进行访问时，
5、XINTF释放总线。此信号是异步输入并与 XTIMCLK同步XHOLDA -外部DMA保持确认信号。当XINTF响应XHOLD的请求时XHOLDA呈低电平，所有的XINTF总线和选通端呈高阻态。 XHOLD和XHOLDA信号同时发岀。当XHOLDA有效（低）时外部器件只能使用外部总线XZCS0AND1 - XINTF 区域O和区域1的片选，当访XINTF区域0或1时有效（低）XZCS2 - XINTF区域2的片选，当访XINTF区域2时有效（低）XZCS6AND7 - XINTF 区域6和区域7的片选，当访XINTF区域6或7时有效（低）XWE写有效。有效时为低电平。写选通信号是每个区域操作的
6、基础，由XTIMINGX寄存器的前一周期、当前周期和后一周期的值确定XRD 读有效。低电平读选通。读选通信号是每个区域操作的基础，由xTIMINGX寄存器的前一周期、当前周期和后一周期的值确定。注意：XRD和XWE是互斥信号XR/W 通常为高电平，当为低电平时表示处于写周期，当为高电平时表示处于读周期XREADY 数据准备输入，被置1表示外设已为访问做好准备。 XREADY可被设置为同步或异步输入。在同步模式中，XINTF接口块在当前周期结束之前的一个XTIMCLK时钟周期内要求XREADY有效。在异步模式中，在当前的周期结束前 XINTF接口块以XTIMCLK的周期作 为周期对XREADY采
7、样3次。以XTIMCLK频率对XREADY的采样与XCLKOUT的模式无关JTAG和其他信号X1/XCLKIN -振荡器输入/内部振荡器输入，该引脚也可以用来提供外部时钟。C28x能够使用一个外部时钟源，条件是要在该引脚上提供适当的驱动电平，为了适应1.8V内核数字电源（VDD），而不是3.3V的I/O电源（VLDIO）。可以使用一个嵌位二极管去嵌位时钟信号，以保证 它的逻辑高电平不超过 VDD（1.8V或1.9V）或者去使用一个1.8V的振荡器X2 -振荡器输岀XCLKOUT -源于SYSCLKOUT的单个时钟输岀，用来产生片内和片外等待状态，作为通用时钟源。XCLKOU 丁与SYSCLKO
8、UT的频率或者相等，或是它的1/2，或是1/4。复位时XCLKOUT = SYSCLKOUT/4TESTSEL测试引脚，为TI保留，必须接地TEST1 -测试引脚，为TI保留，必须悬空TEST2测试引脚，为TI保留，必须悬空TMS - JTAG测试模式选择端，有内部上拉功能，在 TCK的上升沿TAP控制器计数一系列的控制输入TDI 带上拉功能的JTAG测试数据输入端，在TCK的上升沿，TDI被锁存到选择寄存器、指令寄存器或数据寄存器中TDO - JTAG扫描输岀，测试数据输岀。在 TCK的下降沿将选择寄存器的内容从 TDO移岀TCK - JTAG测试时钟，带有内部上拉功能TRST 有内部上拉的
9、JTAG测试复位。当它为高电平时扫描系统控制器件的操作。若信号悬空或为低电平，器件以功能模式操作，测试复 位信号被忽略注意：TRST上不要用上拉电阻。它内部有上拉部件。在强噪声的环境中需要使习附加上拉电阻，此电阻值根据调试器设计的驱动能力 而定。一般取22K即能提供足够的保护。因为有了这种应用特性，所以使得调试器和应用目际板都有合适且有效的操作EMU0 带上拉功能的仿真器I/O 口引脚0，当TGST为高电平时，此引脚用作中断输入。该中断来自仿真系统，并通过JTAG扫描定义为输入/输岀EMU1 -仿真器引脚1,当TGST为高电平时，此引脚输岀无效，用作中断输入。该中断来自仿真系统的输入，通过 输
10、岀JTAG扫描定义为输入/XRS 器件复位（输入）及看门狗复位（输岀）。器件复位，XRS使器件终止运行，PC指向地址OX3FFFCO。当XRS为高电平时，程序从PC所 指岀的位置开始运行。当看门狗产生复位时，DSP将该引脚驱动为低电平，在看门向复位期间，低电平将持续512个XCLKIN周期。该引脚的输岀缓冲器是一个带有内部上拉 （典型值100mA）的开漏缓冲器，推荐该引脚应该由一个开漏设备去驱动ADC模拟输入信号ADCINA7ADCINA0 - 采样/保持A的8通道模拟输入。在器件未上电之前ADC引脚不会被驱动ADCINB7ADCINB0 - 采样/保持B的8通道模拟输入。在器件未上电之前 A
11、DC引脚不会被驱动ADCREFP - ADC参考电压输岀（2V）。需要在该引脚上接一个低 ESR（50m1.5欧姆）的10uf陶瓷旁路电容，另一端接至模拟地ADCREFM - ADC参考电压输岀（1V）。需要在该引脚上接一个低 ESR（50m1.5欧姆）的10uf陶瓷旁路电容，另一端接至模拟地ADCRESE-XT - ADC 外部偏置电阻（24.9K）ADCBGREFN -测试引脚，为TI保留，必须悬空AVDDREFBG - ADC 模拟电源（3.3V）AVSSREFBG - ADC 模拟地ADCLO普通低侧模拟输入VSS1 - ADC 数字地VSSA1、2 - ADC 模拟地VDD1 - A
12、DC数字电源（1.8V）VDDA1、2 - ADC模拟电源（3.3V）VDDAIO - I/O模拟电源（3.3V）VSSAIO - I/O 模拟地电源信号VDD - 1.8V 或1.9V核心数字电源VSS - 内核和数字I/O地VDDAIO - I/OVDDIO - I/OVSSAIO - I/O模拟电源（3.3V）数字电源（3.3V）模拟地VDD3VL - flash核电源（3.3V），上电后所有时间内都应将该引脚接至3.3VGPIO和外设共用的管脚EV-A定时器1输岀定时器2输岀捕获输入捕获输入捕获输入PWM1-6T1PWM_T1CMP -T2PWM_T2CMP -CAP1_QEP1 -C
13、AP2_QEP2 -CAP3_QEP11 -TDIRA计数器方向TCKINA计数器时钟输入C1TRIP -C2TRIP -C3TRIP -比较器1输岀比较器2输岀比较器3输岀T1CTRIP_PDPINTA -T2CTRIP/EVAS0C -定时器1比较输岀定时器2比较输岀或EV-A启动外部AD转换输岀EV-BPWM7-12定时器1输岀定时器2输岀T3PWM_T3CMP -T4PWM_T4CMP -捕获输入 捕获输入 捕获输入CAP4_QEP12 -CAP5_QEP4 -CAP6_QEP3 -TDIRB -计数器方向TCKINB -计数器时钟输入C4TRIP -C5TRIP -C6TRIP -比较器4输岀比较器5输岀比较器6输岀T3CTRIP_PDPINTB -T4CTRIP/EVBSOC -定时器3比较输岀定时器4比较输岀或EV-B启动外部AD转换输岀
