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1、XXXX学院试卷参考答案2006 2007 学年第一学期课程名称计算机组成原理试卷卷别1,、八计算机科学与技术专业2004级班级考试方式闭卷开卷口本试卷共三大题（3页），满分 100分，考试时间 120分钟 请在答题纸上作答，在试卷上作答无效。、填空题（32 分）:（本题共 10小题，每空 1分，1 通常控制器的设计可分为 微程序控制器 和组合逻辑控制器两大类，构就有软件 式和硬件 式，前者采用的核心器件是存储器辑器件。2 已知 x=25/32,贝 U x补二1.00111, 0.5x补二1.100111共 32 分）相对应的控制器结，后者的核心器件是 逻3. Cache是一种高速存储器，用来
2、解决CPU与主存之间速度不匹配的问题。现代的Cache可分为一级缓存和二级缓存两级，并将 程序和数据分开设置。4.CPU 采用同步控制方式时，控制器使用 机器周期 和 节拍 组成的多级时序系统。5 利用非专用指令进行输入输出操作的I/O 编址方式为统一编址。6. 高速缓存-主存和主存-辅存组成存储系统的层次结构。7. 流水线处理器可处理 指令流水和运算流水，其实质是 并行处理，以提高机器速度。8. 完成一条指令一般分为一取指 周期和执行周期，前者完成取指令操作，后者完成 执行指令操作。9. RISC 指令系统选取使用频度较高的一些 一简单指令，复杂指令的功能由简单指令的 组合来 实现。其指令长
3、度 固定，指令格式种类 少，寻址方式种类 少，只有取数/存 数指令访问存储器， 其余 指令的操作都在寄存器之间进行， 且采用流水线技术，大部分指令 在一个时钟周期时间内完成。解释下列概念（本题共6小题，每题3分，共18分）1总线解：总线是用来连接计算机的各个部件的信息传输线，是各个部件共享的传输介质。2摩尔定律解：摩尔认为微芯片上集成的晶体管数目每三年翻两番，CPU的主频每三年翻两番。3. 主机计算机的主机由运算器、控制器和存储器组成。4. 刷新解：动态存储器采用电容存储电荷的方式来实现数据存储，但电容的电荷在2毫秒内会消失，为保证数据不会丢失必须在2毫秒内刷新电容。5. 通道解：通道是用来负
4、责管理I/O设备以及实现主存与I/O设备之间交换信息的部件，它可视为一种具有特殊功能的处理器。通道有专用的通道指令，它能独立地执行用通道指令所编写的输入输出程序，但它不是一个完全独立的处理器。6. 周期挪用解：当I/O设备没有DMA青求时，CPU按程序要求访问内存；一旦I/O设备有DMA青求，则由I/O设备挪用一个或几个内 存周期。二、 综合题（本题共6小题，共50分）1. （8分）已知x = 0.1001 y=- 0.1101计算x/y,请用原码不恢复余数除法实现。解：x/y = -0.10112. （8分）某机字长16位，存储器直接寻址空间为128字，变址时的位移量为一64 + 63, 1
5、6个通用寄存器均可作为变址寄存器。设计一套指令系统格式，满足下列寻址类型的要求：（1）直接寻址的二地址指令3条；（2）变址寻址的一地址指令6条；（3）寄存器寻址的二地址指令8条；（4）直接寻址的一地址指令12条；（5）零地址指令32条。试问还有多少种代码未用？若安排寄存器寻址的一地址指令，还能容纳多少条？解：字长16位，直接寻址空间128个字，需要7位表示，变址位移量-64 + 63, 7位表示，16个通用寄存器需要 4 位表示。（1）直接寻址的二地址指令 3条；00 XXXXXXXXXXXXXX10XXXXXXX变址寻址的一地址指令XXXXXXX6条；11 000 XXXX XXXXXXX1
6、1 101 XXXXXX XXXXX(3)寄存器寻址的二地址指令 8条;11110 000 XXXXXXXX11110 IllXXXXXXXX)直接寻址的一地址指令12条；11111 000 0 XXXXXXX11111 101 1 XXXXXXX5）零地址指令32条。11111 110 0 000000011111 110 0 0011111还有29-32二480种代码未用，若安排寄存器寻址的一地址指令，除去末 4位为寄存器地址外，还 可容纳 30条这类指令。3. （ 8分）设某机主存容量为16MB Cache的容量为16KB每字块有8个字，每个字32位。设计一个四路组相联映像（即Cache
7、每组内共4个字块）的Cache组织，要求：（1 ） 画出主存地址字段中各段的位数。（2）设Cache初态为空，CPU依次从主存第0、1、2、99号单元读出100个字（主存一次读出一个字），并 重复此次序读 8次，问命中率是多少？(3) 若Cache的速度是主存速度的6倍，试问有Cache和无Cache相比，速度提高多少倍？解：根据每个字块有 8个字，每个字 32位，得出主存地址字段中字块内地址字段为5位。根据Cache容量为16KB二214B,字块大小为25B，得Cache共有29B,故C= 9。根据四路组相联映像得2=4,得r=2,贝卩 q=c-r=7根据主存容量为16MB= 224B,得出
8、主存地址字段中主存字块标记位数为24-7-5 = 12.主存地址字段各段格式为主存字块标记12位组地址7位字块内地址5位(2)由于每个字块中有8个字，而且初态Cache为空，因此CPU读第0号单元时，未命中，必须访问主存，同时将该字所在的主存块调入Cache第0组中的任一块内，接着CPU卖17号单元时，均命中。同理CPU读第 8,16、。、96号单元时均未命中。可见CPU在连续读100个字中共有13次未命中，而后7次循环读100个字全部命中，命中率为(100 X 8-13 ) / (100X 8)= 98.375 %根据题意，设主存存取周期为6t, Cache的存取周期为t,没有Cache的访
9、问时间为6t X 800,有Cache的 访问时间为t(800-13)+6t X 13,则有Cache和没有Cache相比，速度提高倍数为6t X 800/ (t(800-13)+6t X 13) -1 = 4.54. (8分)设CPU内的部件有：PC IR、MAR MDR ACC ALU CU且采用非总线结构。(1) 写出取指周期的全部微操作。(2) 写出取数指令LDA X,存数指令STA X加法指令ADD X( X均为主存地址)在执行阶段所需的全部微操作。(3) 当上述指令均为间接寻址时,写出执行这些指令所需的全部微操作。解: (1)石PC八MAR1 一 RM(MAR) r MDR (PC
10、)+1PCT 2 MDRUROP(IR)LDA XAd(IR)*MAR 1MDR *AC1 WM ( MAR) *MDRSTA X 兀 Ad(IR)AMAR 巧 AC MDRM(MAR)ADD X 坊Ad(IR) MAR巧 M ( MAR ) MDR1 R7； (AC) + (MDR) ACAd(IR) MAR 1 RT M (MAR) 一 MDRMDR*AdjClR)5.（8分）假设指令流水线分取指（IF ）、译码（ID ）、执行（EX、回写（WR四个过程段，共有10条指令连续输入此流水线。（1 ） 画出指令周期流程。（2）画出非流水线时空图。（3）画出流水线时空图。（4） 假设时钟周期为1
11、00ns,求流水线的实际吞吐量（单位时间执行完毕的指令数）。解:（ 1）n ! UM EX : WR；H H I I(2)FI I ID I EX WEb FI iH) i EX WEJ FI i H) i EX i WRJ FI i ID ( EX ! VRJH1 1 r n 1 - 1 r ri 1 rn rd(3)9 I创Lil 121 IS 11411 1 .1 1 1-脣令 i! n ； ID ! EX ! WR； 扌旨令 扌 一旨令 一备令 匕kJ皆令J旨令1J 音令JJ令A _7令 * 指SiJ育p:町；id1:EK ; WR :IIIII71HiI卩IliBII! m ! EX
12、 - WR；八114；FI ； ID ； EX ； VR； i)iiI : n ; ID ; EX :n ： n9=2500000=2.5 X 10IIIt III i|I lEK : WK：TT)LLFT !IFV1 WRIfIifJ-X jRO!FX !VRJ!Iidih；FT ： ID L FXLLWPJ6.(10分)设有32片256KX1位的SRAM芯片，问：(1) 采用位扩展方法可构成多大容量的存储器？(2) 该存储器需要多少字节地址位？(3) 画出该存储器与CPU连接的结构图，设CPU的接信号有地址信号、数据信号、控制信 号 MREQ# 和 R/W#。解：32片256K X 1位的SRAM芯片可构成256K X 32位的存储器。如果采用32位的字编址方式，则需要18条地址线，因为2ia=256Ko因为存储容量为256K X 32=1024KB，所以CPU访存最高地址位为A17。!栏ii1息IIi生IIi考
