五分钟让你看懂-FinFET及未来7nm制程

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1、精选优质文档-倾情为你奉上五分钟让你看懂 FinFET打开这一年来半导体最热门的新闻,大概就属FinFET了,例如:iPhone 6s内新一代A9应用处理器采用新电晶体架构很可能为鳍式电晶体(FinFET),代表FinFET开始全面攻占手机处理器、三星与台积电较劲,将10 纳米 FinFET 正式纳入开发蓝图、联电携 ARM,完成 14 纳米 FinFET 制程测试。到底什么是FinFET?它的作用是什么?为什么让这么多国际大厂趋之若骛呢?什么是 FET?FET的全名是“场效电晶体(Field Effect Transistor,FET)”,先从大家较耳熟能详的“MOS”来说明。MOS 的全名

2、是“金属氧化物半导体场效电晶体(Metal Oxide Semiconductor Field Effect Transistor,MOSFET)”,构造如图一所示,左边灰色的区域(矽)叫做“源极(Source)”,右边灰色的区域(矽)叫做“汲极(Drain)”,中间有块金属(绿色)突出来叫做“闸极(Gate)”,闸极下方有一层厚度很薄的氧化物(黄色),因为中间由上而下依序为金属(Metal)、氧化物(Oxide)、半导体(Semiconductor),因此称为“MOS”。MOSFET的工作原理与用途MOSFET的工作原理很简单,电子由左边的源极流入,经过闸极下方的电子通道,由右边的汲极流出,

3、中间的闸极则可以决定是否让电子由下方通过,有点像是水龙头的开关一样,因此称为“闸”;电子是由源极流入,也就是电子的来源,因此称为“源”;电子是由汲极流出,看看说文解字里的介绍:汲者,引水于井也,也就是由这里取出电子,因此称为“汲”。当闸极不加电压,电子无法导通,代表这个位是 0,如图一(a)所示;当闸极加正电压,电子可以导通,代表这个位是 1,如图一(b)所示。MOSFET是目前半导体产业最常使用的一种场效电晶体(FET),科学家将它制作在矽晶圆上,是数码讯号的最小单位,一个 MOSFET 代表一个 0 或一个 1,就是电脑里的一个“位(bit)”。电脑是以 0 与 1 两种数码讯号来运算;我

4、们可以想像在矽芯片上有数十亿个 MOSFET,就代表数十亿个 0 与1,再用金属导线将这数十亿个 MOSFET 的源极、汲极、闸极链接起来,电子讯号在这数十亿个 0 与 1 之间流通就可以交互运算,最后得到使用者想要的加、减、乘、除运算结果,这就是电脑的基本工作原理。晶圆厂像台积电、联电,就是在矽晶圆上制作数十亿个 MOSFET 的工厂。闸极长度:半导体制程进步的关键在 MOSFET 中,“闸极长度(Gate length)”大约 10 纳米,是所有构造中最细小也最难制作的,因此我们常常以闸极长度来代表半导体制程的进步程度,这就是所谓的“制程线宽”。闸极长度会随制程技术的进步而变小,从早期的

5、0.18 微米、0.13 微米,进步到90 纳米、65 纳米、45 纳米、22 纳米,到目前最新制程 10 纳米。当闸极长度愈小,则整个 MOSFET 就愈小,而同样含有数十亿个 MOSFET 的芯片就愈小,封装以后的集成电路就愈小,最后做出来的手机就愈小啰!。10 纳米到底有多小呢?细菌大约 1 微米,病毒大约 100 纳米,换句话说,人类现在的制程技术可以制作出只有病毒 1/10(10 纳米)的结构,厉害吧!注:制程线宽其实就是闸极长度,只是图一看起来 10 纳米的闸极长度反而比较短,因此有人惯把它叫做“线宽”。FinFET将半导体制程带入新境界MOSFET的结构自发明以来,到现在已使用超

6、过 40 年,当闸极长度缩小到 20 纳米以下的时候,遇到了许多问题,其中最麻烦的是当闸极长度愈小,源极和汲极的距离就愈近,闸极下方的氧化物也愈薄,电子有可能偷偷溜过去产生“漏电(Leakage)”;另外一个更麻烦的问题,原本电子是否能由源极流到汲极是由闸极电压来控制的,但是闸极长度愈小,则闸极与通道之间的接触面积(图一红色虚线区域)愈小,也就是闸极对通道的影响力愈小,要如何才能保持闸极对通道的影响力(接触面积)呢?因此美国加州大学伯克莱分校胡正明、Tsu-Jae King-Liu、Jeffrey Bokor 等三位教授发明了“鳍式场效电晶体(Fin Field Effect Transist

7、or,FinFET)”,把原本 2D 构造的 MOSFET 改为 3D的 FinFET,如图二所示,因为构造很像鱼鳍,因此称为“鳍式(Fin)”。由图中可以看出原本的源极和汲极拉高变成立体板状结构,让源极和汲极之间的通道变成板状,则闸极与通道之间的接触面积变大了(图二黄色的氧化物与下方接触的区域明显比图一红色虚线区域还大),这样一来即使闸极长度缩小到 20 纳米以下,仍然保留很大的接触面积,可以控制电子是否能由源极流到汲极,因此可以更妥善的控制电流,同时降低漏电和动态功率耗损,所谓动态功率耗损就是这个 FinFET 由状态 0 变 1 或由 1 变 0 时所消耗的电能,降低漏电和动态功率耗损就

8、是可以更省电的意思啰!掌握 FinFET 技术,就是掌握市场竞争力简而言之,鳍式场效电晶体是闸极长度缩小到 20 纳米以下的关键,拥有这个技术的制程与专利,才能确保未来在半导体市场上的竞争力,这也是让许多国际大厂趋之若骛的主因。值得一提的是,这个技术的发明人胡正明教授,就是梁孟松的博士论文指导教授,换句话说,梁孟松是这个技术的核心人物之一,台积电没有重用梁孟松继续研发这个技术,致使他跳糟到三星电子,让三星电子的 FinFET 制程技术在短短数年间突飞猛进甚至超越台积电,这才是未来台湾半导体晶圆代工产业最大的危机,虽然台积电控告梁孟松侵权与违反竞业禁止条款获得胜诉,但是内行人都知道这是赢了面子输

9、了里子,科技公司的人事安排、升迁、管理如何才能留住人才,值得国内相关的科技厂商做为借镜。北京时间3月28日上午消息,美国麻省理工学院(MIT)和芝加哥大学的研究人员开发了一种新技术,可以让芯片按照预定的设计和结构自行组装。这项技术有望进一步推进有着50年历史的“摩尔定律”,从而继续压缩计算设备的成本。该研究项目的重点是在芯片上自行组装线路,而这恰恰是芯片制造行业最大的挑战之一。有了这种技术,就不必像现有的方式那样在硅片上蚀刻细微特征,而是可以利用名为嵌段共聚物(block copolymer)的材料进行扩张,并自行组装成预定的设计和结构。MIT化学工程系教授卡伦格里森(Karen Gleaso

10、n)表示,这种自组装技术需要向现有的芯片生产技术中增加一个步骤。现在的生产技术要利用长波光在硅晶圆上烧制出电路形态。目前的芯片需要采用10纳米工艺,但很难使用同样的波长填满更小的晶体管。EUV光刻技术有望降低波长,在芯片上蚀刻出更细微的特征。这种技术有望实现7纳米工艺,但即便已经投资了数十亿美元研发资金,这种技术依然很难部署。MIT认为,他们的新技术很容易融入现有生产技术,无需增加太多复杂性。该技术可以应用于7纳米生产工艺,有关这项技术的论文已于本周发表在Nature Nanotechnology期刊上。7纳米制程节点将是半导体厂推进摩尔定律(Moores Law)的下一重要关卡。半导体进入7

11、纳米节点后,前段与后段制程皆将面临更严峻的挑战,半导体厂已加紧研发新的元件设计架构,以及金属导线等材料,期兼顾尺寸、功耗及运算效能表现。台积电预告2017年第二季10将会量产,7纳米制程的量产时间点则将落在2018年上半。反观英特尔(Intel),其10纳米制程量产时间确定将延后到2017下半年。但英特尔高层强调,7纳米制程才是决胜关键,因为7纳米的制程技术与材料将会有重大改变。比较双方未来的制程蓝图时间表,台积电几乎确认将于10纳米制程节点时超越英特尔。但英特尔财务长Stacy Smith在2016年Morgan Stanley技术会议上强调,7纳米制程才是彼此决胜的关键点,并强调7纳米的制

12、程技术与材料与过去相比,将会有重大突破。过去,在90纳米制程开发时,就有不少声音传出半导体制程发展将碰触到物理极限,难以继续发展下去,如今也已顺利地走到10纳米,更甚至到7或是5纳米制程节点,以过去的我们而言的确是难以想像。英特尔在技术会议上的这一番谈话,引起我们对未来科技无限想像的空间,到底英特尔将会引进什么样的革新技术?以及未来在制程发展上可能会遭遇到什么样的挑战?本文将会试着从半导体制程的前段(元件部分)、后段(金属导线)以及市场规模等因素来探讨先进制程未来可能面临的挑战,以及对应的解决办法。闸极设计走向全包覆结构半导体前段制程的挑战,不外乎是不断微缩闸极线宽,在固定的单位面积之下增加晶

13、体管数目。不过,随着闸极线宽缩小,氧化层厚度跟着缩减,导致绝缘效果降低,使得漏电流成为令业界困扰不已的副作用。半导体制造业者在28纳米制程节点导入的高介电常数金属闸极(High-k Metal Gate,HKMG),即是利用高介电常数材料来增加电容值,以达到降低漏电流的目的。其关系函式如下:根据这样的理论,增加绝缘层的表面积亦是一种改善漏电流现象的方法。鳍式场效晶体管(Fin Field Effect Transistor,FinFET)即是藉由增加绝缘层的表面积来增加电容值,降低漏电流以达到降低功耗的目的,如图1所示。图1传统平面式(左)与鳍式场效晶体管(右)图片来源:IDF,Intel D

14、evelopment Forum(2011)鳍式场效晶体管为三面控制,在5或是3纳米制程中,为了再增加绝缘层面积,全包复式闸极(Gate All Around,GAA)将亦是发展的选项之一。但结构体越复杂,将会增加蚀刻、化学机械研磨与原子层沉积等制程的难度,缺陷检测(Defect Inspection)亦会面临到挑战,能否符合量产的条件与利益将会是未来发展的目标图2未来晶体管科技发展蓝图与挑战图片来源:Applied Materials(2013)III-V族、硅锗材料呼声高然物理挑战艰钜改变信道材料亦是增加IC运算性能与降低功耗的选项之一,晶体管的工作原理为在闸极施予一固定电压,使信道形成,

15、电流即可通过。在数位电路中,藉由电流通过与否,便可代表逻辑的1或0。过去信道的材料主要为硅,然而硅的电子迁移率(Electron Mobility)已不符需求,为了进一步提升运算速度,寻找新的信道材料已刻不容缓。一般认为,从10纳米以后,III-V族或是硅锗(SiGe)等高电子(电洞)迁移率的材料将开始陆续登上先进制程的舞台。图2清楚指出10纳米与7纳米将会使用SiGe作为信道材料。锗的电子迁移率为硅的24倍,电洞迁移率(Hole Mobility)则为6倍,这是锗受到青睐的主要原因,IBM(现已并入Global Foundries)在硅锗制程上的着墨与研究甚多。III-V族的电子迁移率则更胜

16、锗一筹,约为硅的1030倍,但美中不足的是III-V族的电洞迁移率相当的低。从图2可看出,n型信道将会选择III-V族作为使用材料,并结合锗作为p型信道,以提高运算速度。但要将SiGe或是III-V族应用在现行的CMOS制程仍有相当多的挑战,例如非硅信道材料要如何在不同的热膨胀系数、晶格常数与晶型等情况下,完美地在大面积硅基板上均匀植入,即是一个不小的挑战。此外,III-V族与锗材料的能隙(Bandgap)较窄,于较高电场时容易有穿隧效应出现,在越小型元件的闸极中,更容易有漏电流的产生,亦是另一个待解的课题。后段制程面临微影、材料双重挑战0.13微米之前是使用铝作为导线的材料,但IBM在此技术节点时,导入了划时代的铜制程技术,金属导线的电阻率因此大大地下降(表1),信号传输的速度与功耗将因此有长足的进步。为何不在一开始就选择铜作为导线的材料?原因是铜离子的扩

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