《数据采集电路和简易存储示波器设计》由会员分享，可在线阅读，更多相关《数据采集电路和简易存储示波器设计（10页珍藏版）》请在金锄头文库上搜索。
1、数据采集电路和简易存储示波器设计一、 实验目的掌握LPM RAM模块VHDL元件定制、调用和使用方法；熟悉A/D和D/A与FPGA接口电路设计；了解HDL文本描述与原理图混合设计使用方法。1、ADCINTLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ADCINT IS PORT(D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); -来自0809转换好的8位数据CLK : IN STD_LOGIC; -状态机工作时钟EOC : IN STD_LOGIC; -转换状态指示，低电平表示正在转换ALE : OUT STD_LOGI
2、C; -8个模拟信号通道地址锁存信号START : OUT STD_LOGIC; -转换开始信号OE : OUT STD_LOGIC; -数据输出3态控制信号ADDA : OUT STD_LOGIC; -信号通道最低位控制信号LOCK0 : OUT STD_LOGIC; -观察数据锁存时钟Q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); -8位数据输出END ADCINT;ARCHITECTURE behav OF ADCINT ISTYPE states IS (st0, st1, st2, st3,st4) ; -定义各状态子类型 SIGNAL current_s
3、tate, next_state: states :=st0 ; SIGNAL REGL : STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL LOCK : STD_LOGIC; - 转换后数据输出锁存时钟信号 BEGINADDA = 1;-当ADDA=0，模拟信号进入通道IN0；当ADDA=1，则进入通道IN1Q = REGL; LOCK0 ALE=0;START=0;LOCK=0;OE=0; next_state ALE=1;START=1;LOCK=0;OE=0;next_state ALE=0;START=0;LOCK=0;OE=0; IF (EOC=1) TH
4、EN next_state = st3; -EOC=1表明转换结束 ELSE next_state ALE=0;START=0;LOCK=0;OE=1; next_state ALE=0;START=0;LOCK=1;OE=1; next_state next_state = st0; END CASE ; END PROCESS COM ; REG: PROCESS (CLK) BEGIN IF (CLKEVENT AND CLK=1) THEN current_state=next_state; END IF; END PROCESS REG ;- 由信号current_state将当前状
5、态值带出此进程:REG LATCH1: PROCESS (LOCK) - 此进程中，在LOCK的上升沿，将转换好的数据锁入 BEGIN IF LOCK=1 AND LOCKEVENT THEN REGL = D ; END IF; END PROCESS LATCH1 ; END behav;编译无误后，生成元件：2、CNT10BLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10B IS PORT (LOCK0,CLR : IN STD_LOGIC; CLK : IN STD
6、_LOGIC; WE : IN STD_LOGIC; DOUT : OUT STD_LOGIC_VECTOR(8 DOWNTO 0); CLKOUT : OUT STD_LOGIC ); END CNT10B;ARCHITECTURE behav OF CNT10B IS SIGNAL CQI : STD_LOGIC_VECTOR(8 DOWNTO 0); SIGNAL CLK0 : STD_LOGIC;BEGINCLK0 = LOCK0 WHEN WE=1 ELSE CLK; PROCESS(CLK0,CLR,CQI) BEGIN IF CLR = 1 THEN CQI = 000000000; ELSIF CLK0EVENT AND CLK0 = 1 THEN CQI = CQI + 1; END IF; END PROCESS; DOUT = CQI; CLKOUT = CLK0;END behav;编译无误后，生成元件：3、定制LPM RAM4、调用以上三个元件，绘制电路图5、编译无误后，仿真6、配置引脚7、再次编译后，下载配置文件
