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1、如果您需要使用本文档，请点击下载按钮下载!数字逻辑实验指导书I / 47如果您需要使用本文档，请点击下载按钮下载!目 录前 言1实验一 通过3-8译码器实例学习Quartus Prime3实验二 4选1多路选择器设计19实验三 异步清零和同步使能加法计数器设计21实验四 八位七段数码管显示电路的设计23实验五 整数分频器的设计26实验六 加减法运算器设计29实验七 状态机设计32实验八 设计七人表决器38实验九 设计四人抢答器40实验十 可控脉冲发生器的设计43II / 47如果您需要使用本文档，请点击下载按钮下载!实验一 通过3-8译码器实例学习Quartus一、 实验目的1、 通过简单的3
2、-8译码器的设计,掌握组合逻辑电路的设计方法。2、 初步掌握Quartus软件使用方法和设计流程。3、 掌握组合逻辑电路的静态测试方法。4、 掌握远程云端硬件实验平台的使用。二、 实验原理3-8译码器顾名思义三输入，八输出。当输入信号按二进制方式的表示值为N时，标号为N的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。因为三个输入端能产生的组合状态有八种，即二进制07，所以输出端在每种组合中仅有一位为高电平。其真值表下表所示输入输出a2a1a0y7y6y5y4y3y2y1y00000000000100100000010010000001000110000100010000010
3、000101001000001100100000011110000000译码器不需要像编码器那样用一个输出端指示输出是否有效。但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表示无任何信号。本例设计中没有考虑使能输入端，读者自己设计时可以考虑加入2如果您需要使用本文档，请点击下载按钮下载!使能输入端时，程序如何设计。三、 实验内容 本实验通过VHDL实现一个38译码器功能模块，通过改变输入a2.0的值,从而改变输出y0y7的数值。实验中信号与管脚连接见下表信号名称FPGA I/O名称功能说明a0Pi
4、n_P93位输入a1Pin_R9a2Pin_T9y0Pin_A38位输出y1Pin_B4 y2Pin_A4 y3Pin_B5 y4Pin_A5 y5Pin_C6 y6Pin_B6 y7Pin_A6四、 实验步骤下面将通过这个实验，向读者介绍在Quartus软件下项目文件的生成、编译、管脚分配以及时序仿真等的操作过程。（本实验指导书使用2如果您需要使用本文档，请点击下载按钮下载!Quartus Prime 17.1 Lite 版本）1 建立工程1)选择开始菜单下或者桌面上的Quartus图标， 运行Quartus软件，进入下图所示界面。选择软件中的菜单FileNew或者界面中的New 图标，选择
5、新建New Quartus Prime Project，进入新建工程对话框。3如果您需要使用本文档，请点击下载按钮下载!3） 点击NEXT进入工程设定对话框如下图所示。第一个输入框为工程工作文件夹地址输入框，设定好后所有工程相关文件将统一存放在该文件夹下；第二个输入框为工程名输入框；第三个输入框为该工程的顶层文件名输入框。本例中工程文件夹名、工程名、顶层文件名都为decoder38。4如果您需要使用本文档，请点击下载按钮下载!4） 点击NEXT，进入工程类型对话框，选择Empty project。5） 点击NEXT，进入工程文件对话框。在该界面下我们可以添加工程所需的文件，这里由于是新建工程故
6、不添加任何文件。5如果您需要使用本文档，请点击下载按钮下载!6） 点击NEXT，进入器件选择对话框，这里我们选择FamilyCyclone E；PackegeFBGA；Pin count256然后选择下方芯片EP4CE10F17C8即FPGA平台主芯片。7） 点击NEXT进入EDA工具设置对话框，如下图所示，在这里我们将仿真工具设置为ModelSim-Altera，即选择SimulationModelSim-AlteraVHDL。6如果您需要使用本文档，请点击下载按钮下载!8） 点击NEXT进入工程信息汇总对话框。该对话框汇总了本工程中所有的设置信息，确认无误后点击NEXT进入工程编辑界面。2
7、、 Quartus Prime开发环境简介建立工程后就可以进入Quartus Prime集成开发环境（如下图所示）7如果您需要使用本文档，请点击下载按钮下载!从图中可以看出Quartus Prime集成开发环境大致可以分为4个窗口，最左上角为工程管理窗口，包括原代码文件、约束文件和仿真测试文件的管理；左中窗口为工程流程向导，涵盖FPGA开发过程中分析、综合、管脚分配、布局布线及静态时序分析的整个流程；右边主窗口为各种文件和报表的打开窗口；最下方窗口为工程信息框，显示综合过程信息等内容。有了以上基本认识，下面我们就来实现本实验指导书的第一个实验3-8译码器。3、工程实现1）如下图所示，点击菜单
8、FileNew，在新建菜单下选择VHDL File。8如果您需要使用本文档，请点击下载按钮下载! 2）在新建的文件内输入相应的设计代码，代码如下：LIBRARY IEEE;USE IEEE.std_logic_1164.ALL;ENTITY decoder38 IS PORT (a : IN std_logic_vector(2 DOWNTO 0); y : OUT std_logic_vector(7 DOWNTO 0);END decoder38;ARCHITECTURE rtl OF decoder38 ISBEGIN PROCESS (a) BEGIN CASE a IS WHEN 0
9、00 = y y y y y y y y y Pin Planner。此时应看到如下界面10如果您需要使用本文档，请点击下载按钮下载!在界面下方的窗口中的输入输出信号后，输入对应的 FPGA 管脚标号（或将信号拖拽到上方的 Package 图中对应的管脚上），并指定 I/O输入输出标准。（远程云端硬件实验平台I/O电压电流均为3.3V 2mA）。管脚设置完成后如图，关闭Pin Planner即完成管脚分配6） 管脚约束完成后，就可以指定下载所需文件的类型。远程云端硬件实验平台下载需要.rbf类型的下载文件，该文件的生成需要在工程中设定后才可由Quartus Prime软件自动产生。具体方法如下
10、，首先点击菜单栏中的AssignmentsDevice，选择Device and Pin Options。11如果您需要使用本文档，请点击下载按钮下载!然后选择Programming Files，在右侧对话框中勾选Raw Binary File(.rbf)，点击OK确认。此时工程全编译后Quartus软件即会自动生成远程云端实验平台所需的.rbf下载文件。7） 点击菜单栏中的ProcessingStart Compilation或者图标栏中的完成整个工程的编译。12如果您需要使用本文档，请点击下载按钮下载!8） 如果将文件下载到本地开发板，则点击菜单栏中ToolsProgrammer或者图标栏
11、的Programmer，进入硬件编程管理界面。将Altera USB Blaster的USB端连接电脑，JTAG端连接开发板JTAG口，打开开发板电源。将Hardware Setup选择成USB-Blaster，Mode选择成JTAG，同时选择工程文件夹下的.sof文件作为写入文件。点击 Start，将.sof文件下载到开发板上的 FPGA 中，本工程完成。13如果您需要使用本文档，请点击下载按钮下载!五、实验报告1、进一步熟悉和理解Quartus Prime软件的使用方法和工程实现的流程。2、仿照3-8译码器实现数字电路中最基本的与门、或门、非门及比较器、多路选择器等基本逻辑电路的VHDL代码。14如果您需要使用本文档，请点击下载按钮下载!实验二 4选1多路选择器设计一、 实验目的1、 了解多路选择器设计的原理。2、 进一步熟悉Quartus Prime软件的使用方法和VHDL输入的全过程。3、 进一步掌握实验系统的使用。二、 实验原理多路选择器是数字系统设计中经常使用的模块，其特点是在选择信号控制下，输出端与确定的数据通道联通，并随数据通道的信号变化而变化。在本实验中，我们将实现一个4选1多路选择器，因此将有一个2位的选择信号，4个数据输入信号和1个数据输出信号。三、 实验内容本实验要求通过VHDL实现一个4选
