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1、深亚微米IC设计信号的完好性二在台阶处，由于布线形成过程中台阶覆盖性不好，厚度降低，j增加，易产生断条。(2)热效应由式(4-11)知，金属膜的温度及温度梯度(两端的冷端效应)对电迁移寿命的影响极大，当j106a/2时，焦耳热不可忽略，膜温与环境温度不能视为一样。特别当金属条的电阻率较大时影响更明显。条中载流子不仅受晶格散射，还受晶界和外表散射，其实际电阻率高于该材料体电阻率，使膜温随电流密度j增长更快。(3)晶粒大小实际的铝布线为一多晶构造，铝离子可通过晶间、晶界及外表三种方式扩散，在多晶膜中晶界多，晶界的缺陷也多，激活能小，所以主要通过晶界扩散而发生电迁移。在一些晶粒的交界处，由于金属离子
2、的散度不为零，会出现净质量的堆积和亏损。进来的金属离子多于出去的，所以成为小丘堆积，反之那么成为空洞。同样，在小晶粒和大晶粒交界处也会出现这种情况，晶粒由小变大处形成小丘，反之那么出现空洞，特别在整个晶粒占据整个条宽时，更容易出现断条，所以膜中晶粒尺寸宜均匀。(4)介质膜互连线上覆盖介质膜(钝化层)后，不仅可以防止铝条的意外划伤，防止腐蚀及离子玷污，也可进步其抗电迁移及电浪涌的才能。介质膜能进步电迁移的才能，是因外表覆有介质时降低金属离子从体内向外表运动的概率，抑制了外表扩散，也降低了晶体内部肖特基空位浓度。另外，外表的介质膜可作为热沉淀使金属条自身产生的焦耳热能从布线的双面导出，降低金属条的
3、温升及温度梯度。(5)合金效应铝中掺入u、si等少量杂质时，硅在铝中溶解度低，大部分硅原子在晶粒边界处沉积，且硅原子半径比铝大，降低了铝离子沿晶界的扩散作用，能进步铝的抗电迁移才能。但布线进入深亚微米量级，线条很细，杂质在晶界处集积使电阻率进步，产生电流拥挤效应，这是一个新问题。(6)脉冲电流电迁移讨论中多针对电流是稳定直流的情况，实际电路中的电流可为交流或脉冲工作，此时ttf的预计可根据电流密度的平均值j及电流密度绝对值j来计算。4.3电迁移的失效形式电迁移有三种失效形式如下：(1)短路互连布线因电迁移而产生小丘堆积，引起相邻两条互连线短路，这在微波器件或vlsi中尤为多见。铝在发射极末端堆
4、积，可引起eb结短路。多层布线的上下层铝条间也会因电迁移发生短路等。(2)断路在金属化层跨越台阶处或有伤痕处，应力集中，电流密度大，可因电迁移而发生断开。铝条也可因受到水汽作用产生电化学腐蚀而开路。(3)参数退化电迁移还可以引起eb结击穿特性退化，电流放大系数hfe变化等。4.4抗电迁移的措施(1)设计合理进展电路幅员设计及热设计，尽可能增加条宽，降低电流密度，采用适宜的金属化图形(如网络状图形比梳状构造好)，使有源器件分散。增大芯片面积，合理选择封装形式，必要时加装散热器防止热不均匀性和降低芯片温度，减小热阻，有利散热。电迁移寿命:ttf=上式中与互连线几何形状和微构造有关的常数平均电流密度
5、是活化能bltzanns常数金属温度其中=，在稳定的热环境下上式中芯片的基准温度金属线由于电流流动上升的温度r温度为时互连线电阻互连线与衬底间的热阻上式中芯片周围的环境温度全功耗是芯片面积衬底层封装的热电阻当自热增加，电迁移寿命按指数减少。(2)工艺严格控制工艺，加强镜检，减少膜损伤，增大铝晶粒尺寸，因大晶粒铝层构造的无规那么性变弱，晶界扩散减少，激活能进步，中位寿命增加。蒸铝时进步芯片温度，减缓淀积速度及淀积后进展适当热处理可获得大晶粒构造，但晶粒过大会防碍光刻和键合，晶粒尺寸宜选择得当。工艺中也应该使台阶处覆盖良好。(3)材料可用硅(铜)铝合金后难熔金属硅化物代替纯铝。进一步的开展，在vl
6、si电路中，目前已采用铜做互联材料。此时与铝基材料作为互连线使用，其电导率不够高，抗电迁移性能差，已不适应要求。铜的导电性好，用直流偏置射频溅散方法生成薄膜，并经在氮气下450摄氏度30分钟退火可得到大晶粒构造铜的薄层，其电阻率仅为1.76微欧厘米，激活能ea为1.26ev，几乎比铝-硅-铜的(0.62)大两倍，在同样电流密度下，寿命将比铝-硅-铜的长34个数量级。图4-1衬底偏置电压随退火温度和铜膜晶向变化的曲线图图4-2退火前后铜膜的se微图(4)多层构造采用以仅为基的多层金属化层，如pt5si2-ti-pt-au层，其中pt5si2与硅能形成良好的欧姆接触，钛是粘附层，铂是过渡层，金作导
7、电层。对微波器件，经常采用ni-r-au及al-ni-au层。当然多层金属化使工艺复杂，进步了本钱。(5)覆盖介质膜由于如psg、al23或si3n4等介质膜能抑制外表扩散，压强效应和热沉效应的综合影响，延长铝条的中位寿命67。4.5本章小结本章主要研究了电迁移，在电路规模不断扩大，器件尺寸进一步减小时，互连线中电流密度在上升，铝条中的电迁移如今更为严重，成为vlsi中的一个主要可靠性问题。本章首先介绍了电迁移的原理，给出了电迁移的中位寿命ttf的blak方程，指出影响其中位寿命的重要参数。之后阐述了6点影响因素及它的三种失效形式：短路、断路和参数退化。最后针对影响因素和失效形式提出了电迁移的
8、解决措施。第5章电压降5.1irdrp介绍irdrp是由电线电阻和电源与地之间的电流所产生的。假如电线的电阻值过高或者单元的单元的电流比料想的要大，一种难以承受的电压下降就会出现，这种电压下降可以引起受影响的单元的供电电压要比所需要的电压低，并且可以导致更严重的门和信号的延迟，从而引起信号途径上时序的退化和时钟的偏移，由于irdrp降低了电源电流，同时也使噪声容限降低，并且连带影响着集成电路设计中的信号完好性。简单的增加电线的线宽，降低电阻，并且由此电压降低，但是同时它也会减少布线的面积，并且在大多数条件下不会被承受。确立设计之后，从事于irdrp问题，当今所普遍应用的技术并不是对这些问题行之
9、有效的方法。传统上，模拟方法用来设计电流的最大值以便检测电荷挪动问题，但是这些非常昂贵并且对于大规模深亚微米集成电路的设计效率很低，这些设计模拟向量的指数增长使其非常困难，并且找到那些矢量消耗的时间会造成最坏的情况趋势。为了使设计中电流下降的位置更加完善，并且可以自动地通过更宽地金属层为irdrp的最低估计值提供途径，其所需要的是科学的设计和可用来施行的工具2。5.2irdrp分析电源分布网络中的电压降落是从电源流过的峰值电流和电源网格中的寄生电阻的函数。随着功耗的增加和电源电压的降低，电压降落变得越来越严重。我们可以通过计算每一层电源网格上的最大电压降落，然后再把各个层上的最大电压降落累加起
10、来获得全芯片的最大电压降落。两条平行的线之间的间隔 称作网格间距，这样对于每一网格间都有两条平行线穿过整个芯片。我们集中考虑顶层电源环中的电压降落，因为总的电压降落中的主要电压降落就在那。传统的引线接合法限制电源焊盘只能在芯片的四周，从而产生了从电源焊盘到芯片中间的长的电源线。这样，这条非常长的电源线必须非常宽以减小电压降落，而这些又长又宽的电源线给时钟和全局总线的布线带来了困难。我们定义顶层最大电压降落为：vtp=itp*rtp=javg*d*ptp*rint*d/8=ihip*ptp*rint/8这里我们定义了平均电流密度为全芯片的功耗与电源电压之比，而且假设电流在全芯片是均匀分布的，d为
11、芯片边长。当今的时钟设计需要很快的速度，因此需要非常大的缓冲器来驱动。但是，过大的驱动电流从电源流向缓冲器，导致了电压下降，使得缓冲器的电源电压出现一段时间的降低，从而使得缓冲器的驱动才能降低。因此我们可以看到一个非常戏剧的现象，很大的电压降落是由如缓冲器这样的电路产生的，同时它们自身又是电压降落的受害者。当然，刚刚提到了，除了大的缓冲器外，大的总线驱动器，存储器解码器的驱动器也能在芯片工作的时候产生严重的电压降落。在电路中，电源网格的寄生电阻是根据r=rs*l/来计算的其中rs是电源线的方块电阻，l和分别为网格的间距和电源线的宽度。电源线的方块电阻可以从ts的工艺文件中查到，为0.076/s
12、qure，l选为40微米，而定为标准单元中电源线的标准宽度1.08微米，这样计算出电源网格的寄生电阻为2.815欧姆，为了计算方便我们取其为3欧姆，另外考虑到在预布局中电源的输入端口间隔 时钟树电源网格还有一定的间隔 ，这样由这段间隔 电源线而产生的寄生电阻我们初步定为30欧姆。以上参数有可能比实际中的要大，为了使模拟结果更加明显，先初步按上述数值进展模拟。输入端的脉冲源频率设为100，即时钟周期为10纳秒，信号的上升时间定为0.1纳秒，时钟树的前两级反相器中ps管的宽长比设为20，ns管的宽长比设为10，然后，四级中ps管的宽长比设为40，ns管的宽长比设为20，最后一级ps管的宽长比设为8
13、0，ns管的宽长比设为40，负载电容设为1皮法。器件模型采用ts的器件模型库，采用0.25微米工艺，最后用adene的spetres电路模拟程序对电路进展瞬态分析。同时为了与理想的情况作比照我们也对理想的情况做了模拟，然后把考虑电压降落和不考虑电压降落的结果进展比照，分析电压降落对对电路性能的影响，并对其性能的差异进展量化。未考虑寄生电阻的理想情况下的时钟树的电路如图5-1所示。图5-1未考虑寄生电阻的理想情况下的时钟树的电路图而考虑了电源网格中寄生电阻的作用的电路如图5-2所示：图5-2考虑了电源网格中寄生电阻的作用的电路图从图5-3中可以很清楚的看出在反相器进展状态转换的时候，反相器的电源
14、端有很大的电压降落。从数据分析中可以看到在反相器的状态反转过程中，加到反相器的电源端的电压最小只有1.973v，电压降落到达了20%以上而这对于10%的电压波动容差来讲是绝对不能忍受的。反相器的电源端的电压和时间的关系如图5-3所示：图5-3反相器的电源端的电压波形图反相器的地端的电压随时间的变化如图5-4所示：图5-4反相器的地端的电压波形图图5-5反向器的输出波形曲线图类似的，加到反相器的地端电压，最大的为597.8v，同样也到达了20%，最小的也有384.9v；而在理想情况下加到反相器的电源端的电压应该恒为2.5v，加到反相器的地端的电压应该恒为0。这完全是由电源网格中的寄生电阻导致的，
15、因为在我们所做分析和模拟中只考虑了电阻的影响。理想情况下的延迟如图5-4所示：图5-6理想情况下的延迟电路图实际中考虑了电压降后的延迟如图5-7所示：图5-7考虑了电压降后的延迟电路图由于存在电压降，实际的延迟比理想的延迟多17.5ps。5.3抗irdrp的措施1采用flip-hip封装技术，使得电源pad和地pad可以任意分布在芯片底部。2既然电源电压降落与同步转换的电路如buffer的数量有一定的关系，那么可以把同步转换的电路的数量作为一个设计规那么来加以约束。3采用加褪耦电容的方法，褪耦电容既可以加在封装级也可以加在芯片级。一般的，低频情况下在片加外褪耦电容就足够了，而对于高频情况必须加在片内。封装级加的褪耦电容叫做整体式褪耦电容，这种褪耦电容多用在多芯片模块多个芯片做在同一个衬底上再一起封装等面积很大的芯片上如图5-8：图5-8整体式褪耦电容在多芯片模块中的应用详细做法是在一定厚度的铝层上生长一层三氧化二铝然后再生长一层铝。整体式褪耦电容又分为薄膜整体式褪耦电容和陶瓷整体式褪耦电容，其中前者在5ghz带宽范围内具有很好的特性如
