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1、精选优质文档-倾情为你奉上 本科学生学年论文题目：8位数字密码锁设计学 院：电子工程学院年 级：2011级专 业：电子科学与技术（光电子）姓 名：李思远学 号：指导教师：林连东2011 年 5 月 28 日专心-专注-专业摘要 本文简述了VHDL语言的功能及其特点，并以8位串行数字锁设计为例，介绍了在QUARTUS II 6.0开发软件下，利用VHDL硬件描述语言设计数字逻辑电路的过程和方法。关键词:VHDL语言 数字锁QUARTUS II 6.0 硬件描述语言 数字逻辑电路AbstractThis paper describes the function and characteristic
2、s of VHDL language, and eight serial number lock design as an example, this paper introduces QUARTUS II 6.0 software development in of VHDL hardware design of digital logic circuit process and method.Keywords: VHDL language QUARTUS II 6.0 hardware description language, digital logic circuit 目录摘 要2Ab
3、stract2第一章 前言4第二章 密码锁系统的设计4 2.1 设计要求4 2.2 设计分析5第三章 软件设计6第四章 软件仿真及验证10总 结12参考文献13致 谢14第一章 前言 电子密码锁系统主要由电子锁体、电子密匙等部分组成，一把电子密匙里能存放多组开锁密码，用户在使用过程中能够随时修改开锁密码，更新或配制钥匙里开锁密码。一把电子锁可配制多把钥匙。语音方面的广泛应用，使得具有语音播放的电子密码锁使用起来更加方便。语音密码锁的体积小、保密性能好、使用方便，是用在保险箱、电话或是房门上不可少的部分。数字集成技术和电子设计自动化(E1ectronic Design Automation，ED
4、A)技术的发展迅速，数字系统设计的理论和方法也在相应地变化和发展着。应用可编程逻辑器件(Programmable Logic Device，PLD)实现数字系统的设计，是目前利用EDA技术设计数字系统的潮流。利用基于EDA技术的设计方法，设计者只需对系统功能进行描述，就可在EDA工具的帮助下完成系统设计。这种设计方法以数字系统设计软件为工具，将测试码或测试序列测试验证后，将系统实现在PLD芯片或专业集成电路上，这样最大程度地缩短了设计和开发时间，降低了成本，提高了系统的可靠性。本文详细介绍了基于EDA技术数字密码锁的设计过程。第二章密码锁系统的设计2.1设计要求：数字密码锁的密码为8位十进制数
5、字，密码可以设置和修改；开锁时间定为30秒；可用七段显示器显示开锁倒计时时间值；开锁计时时间30秒到，锁没开则用蜂鸣器报警，开锁时允许修改输入错误的密码数字。具体要求如下：（1） 分析功能要求，设计系统构成模块，画出方框图。（2） 编写模块的Verilog HDL语言的设计程序（3） 在Quartus II 软件或其他EDA软件上完成设计和仿真（4） 根据实验装置上的CPLD/FPGA芯片，在是配时选择相应的芯片，将设计生成配置文件或JEDEC文件，然后将配置文件或JEDEC文件下载到实验装置上运行，操作实验装置上设定设定的功能开关，验证设计功能。2.2设计分析此系统可以分为密码输入删除控制模
6、块、寄存模块、比较并延时模块、扫描显示模块几部分。数字密码锁系统框图如图所示。密码输入与删除控制模块设计考虑：1） 编码器：对数据开关K1.K10的电平信号，分别代表数字1.9，采用热码方式编码。2） 设置与删除密码操作及显示按设计要求处理。3） 信号设置Set密码确认信号当8位密码输入完成，按set键则密送锁存器锁存，比较模块得数据A、密码显示电路清零。Back：数字删除按键每按一次删除最后输入的数字。Lock:密码锁状态显示信号lock=0(LED灯灭）表示锁未开lock=1（LED灯亮）表示锁已开。Close：关锁信号当密码送寄存器锁存后，按下close则密码锁lock=0，锁被锁上。C
7、heck:密码检验信号在lock=0状态下，从数据开关输8位开锁密码后按下check，则开锁密码送寄存模块锁存为B。如果A=B，则D 触发器置“1”，锁被打开，否则lock保持为0.万能密码：可以预设一个8位十进制数，如：“”。数字密码锁系统框图： 1DC1 1 LOCK 扫描显示模块密码输入/删除控制模块 A B 寄存模块 A = B比较模块开锁延时 Close Sd Set Check Back K1 k2 .k10第三章软件设计按设计要求，下面给出Verilog HDL语言编写的数字密码锁参考程序。/*signal definen0,n1,n2,n3,n4,n5,n6,n7,n8,n9:
8、 data swiching signal;/数据转换信号back: delete signal;回删cheak: verify code signal;set: code ok;close: turn off lock;lock: state display;warn: warning signal;count: counter signala1,a2,a3,a4,a5,a6,a7,a8: coding output display; */modulelockcode(n0,n1,n2,n3,n4,n5,n6,n7,n8,n9,back,cheak,set,close,lock, warn,
9、a1,a2,a3,a4,a5,a6,a7,a8,m1,m2,m3,m4,m5,m6,m7,m8, a,b,c,d,e,f,g,clk);parameter N=10;input n0,n1,n2,n3,n4,n5,n6,n7,n8,n9;input back,cheak,set,close,clk;output lock,warn,a,b,c,d,e,f,g,m1,m2,m3,m4,m5,m6,m7,m8; reg lock,warn,a,b,c,d,e,f,g,m1,m2,m3,m4,m5,m6,m7,m8;output3:0 a1,a2,a3,a4,a5,a6,a7,a8;reg3:0 a
10、1,a2,a3,a4,a5,a6,a7,a8,temp,count;reg2:0 flag,cnt;reg31:0 code;always (posedge clk)begin /密码输入显示控制 if(n0,n1,n2,n3,n4,n5,n6,n7,n8,n9!=10b) begin case(n9,n8,n7,n6,n5,n4,n3,n2,n1,n0) 10b: temp=4d0; 10b: temp=4d1; 10b: temp=4d2; 10b: temp=4d3; 10b: temp=4d4; 10b: temp=4d5; 10b: temp=4d6; 10b: temp=4d7;
11、10b: temp=4d8; 10b: temp=4d9; endcase a8=a7; a7=a6; a6=a5; a5=a4; /输入密码时逐位左移 a4=a3; a3=a2; a2=a1; a1=temp;临时 end else if(back) /密码删除控制 begin a1=a2; a2=a3; a3=a4; a4=a5; /右移 a5=a6; a6=a7; a7=a8; a8=4b0; endendalways (posedge clk)begin m1,m2,m3,m4,m5,m6,m7,m8=8b0; /产生8位片选信号 flag=flag+1; case(flag) 0: begin if(n0,n1,n2,n3,n4,n5,n6,n7,n8,n9!=10b) m1=1; end 1: begin if(n0,n1,n2,n3,n4,n5,n6,n7,n8,n9!=10b) m2=1; end 2: begin if(n0,n1,n2,n3,n4,n5,n6,n7,n8,n9!=10b) m3=1; end 3: begin if(n0,n1,n2,n3,n4,n5,n6,n7,n8,n9!=10b) m4=1; end 4: begin if(n0,n1,n2,n3,n4,n5,n6,n7,n8,n9!=10b) m5=1; end 5: be
