电子信息、通信、电类专业将会遇到的面试题大全！精！ !!看了让人大吃一惊模拟电路1、基尔霍夫定理的内容是什么（仕兰微电子）2、基尔霍夫电流定律是一个电荷守恒定律 ，即在一个电路中流入一个节点的电荷 与流出同一个3、节点的电荷相等.4、基尔霍夫电压定律是一个能量守恒定律，即在一个回路中回路电压之和为零.5、2、平板电容公式（C= £ Sk kd）（未知）6、3、最基本的如三极管曲线特性未知）7、4、描述反馈电路的概念，列举他们的应用仕兰微电子）8、5、负反馈种类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈） 负反馈的优点（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用）（未知）9、6、放大电路的频率补偿的目的是什么，有哪些方法（仕兰微电子）10、 7、 频率响应， 如： 怎么才算是稳定的， 如何改变频响曲线的几个方法 （未知）11、 8、给出一个差分运放，如何相位补偿，并画补偿后的波特图凹凸）12、 9、 基本放大电路种类 （电压放大器， 电流放大器， 互导放大器和互阻放大器） ，优缺 点13、 ，特别是广泛采用差分结构的原因。
（未知）14、10、给出一差分电路，告诉其输出电压Y+和Y-求共模分量和差模分量未知）15、 11、画差放的两个输入管 （凹凸）16、 12、画出由运放构成加法、减法、微分、积分运算的电路原理图并画出一个晶体管级的17、 运放电路 （仕兰微电子）18、 13、用运算放大器组成一个10倍的放大器 （未知）19、 14、给出一个简单电路，让你分析输出电压的特性（就是个积分电路） ，并求输出端某点的 rise/fall 时间 （Infineon 笔试试题 ）20、15、电阻R和电容C串联，输入电压为R和C之间的电压，输出电压分别为 C上电压和R上电压，要求制这两种电路输入电压的频谱，判断这两种电路何为高通滤波器，何为低通滤波器当 RC<< period - setup hold21、16、时钟周期为T触发器D1的建立时间最大为T1max,最小为Timin组合逻辑电路最大延迟为T2max最小为T2min问，触发器D2的建立时间T3W呆持时间 应满足什么条件 （华为）22、17、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck-＞还有clock的delay,写出决定最大时钟的因素，同时给出表达式。
（威盛 VIA 上海笔试试题）23、 18、说说静态、动态时序模拟的优缺点 （威盛 VIA 上海笔试试题）24、19、一个四级的Mux,其中第二级信号为关键信号如何改善timing威盛上海笔试试题）25、 20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径 （未知）26、 21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异） ，触发器有几种（区别，优点） ，全加器等等 （未知）27、 22、卡诺图写出逻辑表达使威盛 VIA 上海笔试试题）28、23、化简 F（A,B,C,D尸 m（1,3,4,5,10,11,12,13,14,15）和威盛）29、 24、 please show the CMOS inverter schmatic,layout and its cross sectionwith P-30、 well its transfer curve （Vout-Vin） And also explain the operation31、 region of PMOS and NMOS for each segment of the transfer curve （威盛笔试题circuit ）32、 25、 To design a CMOS invertor with balance rise and fall time,please define th33、 e ration of channel width of PMOS and NMOS and explain34、 26、 为什么一个标准的倒相器中 P 管的宽长比要比 N 管的宽长比大 （仕兰微电子）27、用mos 管搭出一个二输入与非门。
（扬智电子笔试）35、 28、please draw the transistor level schematic of a cmos 2 i n p u t AND gate and explain which input has faster response for output rising edge.（less delay time） （威盛笔试题 circuit ）36、29、画出 NOT,NAND,NOR勺符号，真值表，还有 transistohevel 的电路Infineon 笔试）37、30、画出CMOS的图，画出tow-to-one mux gate威盛VIA 上海笔试试题）38、 31、用一个二选一mux 和一个 inv 实现异或 （飞利浦－大唐笔试）39、32、画出Y=A*B+C的cmos电路图科广试题）40、 33、用逻辑们和cmos 电路实现ab+cd （飞利浦－大唐笔试）41、34、画出CMOS电路的晶体管级电路图，实现 Y=A*B+C（D+E）（仕兰微电子）42、 35、利用4选 1实现F（x,y,z）=xz+yz （未知） ’43、36、给一个表达式f=xxxx+xxxx+xxxxx+xxx烟最少数量的与非门实现（实际上就是化简）44、37、给出一个简单的由多个NOT,NAND,NOR&成的原理图，根据输入波形画出各点波形。
（ Infineon 笔试）45、 38、为了实现逻辑（A XOR B） OR （ C AND D） ，请选用以下逻辑中的一种，并说明为什么 1） INV 2） AND 3） OR 4 NAND 5）NORXOR 答案：NAND （未知）46、 39、用与非门等设计全加法器 （华为）47、 40、给出两个门电路让你分析异同 （华为）48、41、用简单电路实现，当A为输入时，输出B波形为•…（仕兰微电子）49、42、A,B,C,D,E1行投票，多数服从少数，输出是 F （也就是如果 A,B,C,D,E中1的个数比0多，那么F 输出为1，否则F 为0） ，用与非门实现，输入数目没有限制未知）50、43、用波形表示D触发器的功能扬智电子笔试）51、 44、用传输门和倒向器搭一个边沿触发器 （扬智电子笔试）52、 45、用逻辑们画出D 触发器 （威盛 VIA 上海笔试试题）53、46、画出DFF的结构图，用verilog实现之威盛）54、47、画出一种CMOS的D锁存器的电路图和版图未知）55、 48、 D 触发器和 D 锁存器的区别 （新太硬件面试）56、 49、简述latch 和 filp-flop 的异同。
（未知）57、50、LATCHff口 DFF的概念和区别未知）58、51、latch与register的区别，为什么现在多用register.行为级描述中latch如何产生的 （南山之桥）59、 52、用D 触发器做个二分颦的电路.又问什么是状态图华为）60、 53、请画出用D 触发器实现2倍分频的逻辑电路（汉王笔试）61、 54、怎样用D 触发器、与或非门组成二分频电路（东信笔试）62、 55、 How many flip-flop circuits are needed to divide by 16 （Intel） 16分频56、用 filp-flop 和 logic-gate 设计一个 1 位加法器，输入 carryin 和 current-stage,输出 carryout 和 next-stage. （未知）57、用 D 触发器做个4进制的计数华为）58、实现 N 位 Johnson Counter,N=5 （南山之桥）59、 用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢（仕兰微电子）60、数字电路设计当然必问 Verilog/VHDL,如设计计数器。
未知）61、BLOCKING NONBLOCKING值的区别南山之桥）62、写异步 D 触发器的 verilog module (扬智电子笔试)module dff8(clk , reset, d, q);input clk;input reset;input [7:0] d;output [7:0] q;reg [7:0] q;always @ (posedge clk or posedge reset)if(reset)q <= 0;elseq <= d;endmodulemodule divide2( clk , clk_o, reset);input clk , reset;output clk_o;wire in;reg out ;always @ ( posedge clk or posedge reset)if ( reset)out <= 0;elseout <= in;assign in = ~out;assign clk_o = out;endmodule64、可编程逻辑器件在现代电子设计中越来越重要，请问：a) 你所知道的可编程逻辑器件有哪些b)试用VHDL或VERILOG ABLE的述8位D触发器逻辑。
汉王笔试)PAL， PLD， CPLD， FPGAmodule dff8(clk , reset, d, q);clk;reset;d;output q;reg q;always @ (posedge clk or posedge reset) if(reset) q <= 0;else q <= d;endmodule65、请用HDL描述四位的全加法器、5分频电路仕兰微电子）67、用VERILOG^ VHDL写一段代码，实现消除一个 glitch未知）68、一个状态机的题目用verilog 实现（不过这个状态机画的实在比较差，很容易误解的） （威盛 VIA 上海笔试试题）69、描述一个交通信号灯的设计仕兰微电子）70、画状态机，接受1， 2， 5分钱的卖报机，每份报纸5分钱 （扬智电子笔试）71、设计一个自动售货机系统，卖soda水的，只能投进三种硬币，要正确的找回钱数1）画出fsm （有限状态机）；（2）用verilog编程，语法要符合fpga设计的要求 （未知）72、设计一个自动饮料售卖机，饮料10分钱，硬币有5分和 10分两种，并考虑找零：（1）画出fsm （有限状态机）；（2）用verilog编程，语法要符合fpga设计的要求；（ 3）设计工程中可使用的工具及设计大致过程。
（未知）73、画出可以检测10010串的状态图,并 verilog 实现之 （威盛）74、用FSM实现101101的序列检测模块南山之桥）a 为输入端， b 为输出端，如果a 连续输入为 1101则 b 输出为1，否则为0例如a：000110010请画出 state machine； 请用 RTL描述其 state machine未知）75、用 verilog/vdd。