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1、成绩评定表学生姓名高亮班级学号1103060128专Ik通信工程课程设计题目四位二进制减法计数器评语组长签字：成绩日期20 年 月曰课程设计任务书学院信息科学与工程学院B业通信工程学生姓名高亮班级学号1103060128课程设计题目四位二进制减法计数器(缺0011, 0100, 0101, 0110, 1000)实践教学要求与任务：1、了解数字系统设计方法2、熟悉VHDL语言及其仿真环境、下载方法3熟悉Multismi环境4、设计实现四位二进制减法计数器工作计划与进度安排：第一周 熟悉Multismi环境及Quaitus 11环境，练习数字系统设计方法， 包括釆用触发器设计和超高速硬件描述语言
2、设计，体会自上而 下、自下而上设计方法的优缺点。第二周1.在Quaitus II环境中用VHDL语言实现四位二进制减法计 数器(缺 0011,0100,0101,0110,1000),2.在Multismi环境中仿真实现四位二进制减法计数器(缺0011, 0100, 0101, 0110, 1000),指导教师：201年 月 日专业负责人：201 年 月曰学院教学副院长：201 年 月曰摘要本文首先在QuartusIIS. 1中建立名为count 10的工程，并用四位二进制减法计数器的 VHDL语言实现了四位二进制减法计数器的仿真波形图，继续进行相关操作锁定了所需管 脚，将其下载到实验箱。然后
3、通过选用四个时钟脉冲下降沿触发的JK触发器和同步电 路，画出其时序图，卡诺图，由JK触发起的特征方程建立相关方程，进行计算，得出 了四位二进制减法计数器(缺0011,0100,0101,0110,1000)的驱动方程。进而在Multismi软件中画出了四位二进制减法计数器的逻辑电路图。经过运行，由红灯的亮 灭顺序及绿灯的状态还有在逻辑分析仪里出现与仿真波形一样的波形图。说明四位二进 制减法计数器(缺0011,0100,0101,0110,1000)设计成功。关键字：四位二进制减法计数器；JK触发器；驱动方程；仿真波形图；逻辑电路图。目录1、课程设计目的22、课程题目实现框图23、实现过程33.
4、1 QuartusII8.1 实现过程(VHDL)33. 1. 1建立工程33.1.2调试程序43. 1.3波形仿真113.1.4仿真结果分析153.1.5引脚锁定与下载153.2 Multisim实现过程(电路设计)173. 2. 1求驱动方程 173. 2.2 画逻辑电路图213. 2. 2逻辑分析仪的仿真223. 2. 3仿真结果分析224-设计总结235、参考文献24课程设计目的1、了解数字系统设计方法。2、熟悉VHDL语言及其仿真环境、下载方法。3、熟悉Multismi环境，学会使用逻辑符号及元件画逻辑电路图。二、课程题目实现框图1、如图2-1所示是四位二进制减法计数器的结构示意框图
5、。CP是输入减法计数脉冲, 所谓计数，就是计CP脉冲个数，每來一个脉冲计数器就减一个1,当不够减时就向高位 错位。2、根据二进制减法计数器的规律可以画出如图2-2所示的四位二进制减法计数器的状 态图。1111 1100 1011 1010 1001 1000 0111 0110 /0000 0001 0010 0011 0100 0101图24位二进制减法计数器的状态图三、实现过程3.1 QuartusII& 1 实现过程(VHDL)3.1.1建立工程!| Quarts nIfile Edit V?w CVcject Awymob Hocrarg Tod Window Hfflp X 电国c寸
6、辽/ EG 0 令 p i 0OIJA RTUSMIStart DesigningStart Learning rrovrfQ jxj0.: Jla.lyL2 A:i J mar Hvx 4 Bhu)-:!- JUzsHxr(eo心4山& hU1： Timcu *ad*;tsC - IH tfr5t rn他Open Cxbono rroleaOpc IntcrMtivc TirlociolOpn FUW Pro|M count,.Web links:UWMM Ihfcwg OriTrctJemoj 1jccumtfxnccVersion 8.1Ve Q*u、IIr OcrAVLuxfi Sbi
7、ten &门心红制 * Eglrio人I心 人 Ww】入人&入幺几2。/IWeiMOt New Project Wizard创建一个新工程，系统显示如图32图3-2工程创建向导的启始页(2) 点击Next,为工程选择存储目录、工程名称、顶层实体名等，如图3-3所示;(3) 点击Next,若目录不存在，系统可能提示创建新目录，如图3-4所示，点击 “是”按钮创建新目录，系统显示如图3-5所示；(4) 系统提示是否需要加入文件，在此不添加任何文件；(5) 点击Next,进入设备选择对话框，如图3-6,这里选中实验箱的核心芯片 CYCLONE 系列 FPGA 产品 EP1C6Q240C8；(6) 点
8、击Next,系统显示如图3-7,提示是否需要其他EDA工具，这里不选任何 其他工具；(7) 点击Next后，系统提示创建工程的各属性总结，若没有错误，点击Finish, 工程创建向导将生成一个工程，这时软件界面如图3-8,在窗口左侧显示出设备型号和 该工程的基本信息等。3|S/*vl 八也Sion 8 1grub IIrrmaoortDoun*nteb*4iDo* h). E0 h “)AW h入 Ew kh R” /入亦如 h 刚 文h ”)人 SB时 A人 Ew hA R” i图33输入工程名称、存储目Quartus IIDirectory He:/testM does not exist
9、. Do you want to create it?图34提示是否创建新文件夹nuti /y |$hs,*h ：M。A.入 丫初 A sm 入 g&wq ). A WrM 2.M/tj|l图35提示是否添加文件图36芯片型号选择图3-7提示是否利用其他EDA设计工具夹Wnrw&OrtTvrNew创建一个设计文件，系统显示如图3-9；NewNew Quartus II Project八SOPC Builder System-Design Files! kAHDLFileBlock Diagram/Schematic Filejj EDIF Filek State Machine FileII
10、SjistemVerilog HDL Filej Tel Script FileVerilog HDL FileVHDL File- Memory FilesHexadecimal (Intel-Format) File Memory Initialization File- V erif icati on/D ebu ggi ng FilesIn-System Sources and Probes File Logic Analyzer Interf-ace File SignalT ap II Logic Analpzer File1 Vector Waveform File 白 Olhe
11、r Files=AHDL Include FileBlock Symbol FileChain Description FileOKSnopsys Design Constraints FileCancel图39创建一个设计文件2）选择设计文件的类型为VHDL File；3）点击OK,系统显示如图3-10,窗口右侧为VHDL的编辑窗口。o 0 SQ1 - cak*a)31/quftJ t： lyjcwxi；1帝 U5 JuI )r_r_rFIgAJ-*s Filler 0, 4 fcutJ 心 H rwut 心p j*7ClciTUiriC3J- EU Netlivt rritac_ 3?T a 仏|d(wurST ，。淤l ScUn j F碌厶 bll“o A 旳入人听slWarnsLmt h 5耳朋2：& )、Flao /We*W11 &|l如For HVpt pr?“ FlIn 1 Co 1 p -* II*图3 JO新建的一个VHDL源文件的编辑窗门4) 在编辑窗口中编辑以下程序：library IEEE:use IEEE. STD_L0GIC_1164. ALL;use IEEE. STD_LOGIC_ARITH. ALL;use IEEE. STD_LOGIC_UNSIGNED. ALL;entity count10 isPORT
