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1、3.6高速ADC电路结构和工作原理目前，高速 ADC 主要有逐次逼近型，并行比较型（闪烁型），分级型（半闪烁 型）和流水线型等几种电路结构。其中，逐次逼近型是较为经典的低成本电路结 构，主要用于中高速（1MSPS）分辨率在（10至16位）场合。并行比较ADC是 现今速度最快的模/数转换器，采样速率可达到1GSPS以上，本节主要介绍后几 种。3.6.1并行比较型（闪烁型）模数转换器（Flash ADC）并行ADC通常也称为“闪烁式” ADC。它由电阻分压器、比较器、缓冲器及编 码器四部分组成。这种结构的ADC所有位的转换是同时完成的，其转换时间主要 取决于比较器的开关速度、编码器的传输时间延迟等
2、。增加输出代码对转换时间 的影响较小，但随着分辨率的提高，需要高密度的模拟设计以实现转换所必需的 数量很大的精密分压电阻和比较器电路。输出数字增加一位，精密电阻数量就要 增加一倍， 比较器也近似增加一倍。例如，n位的ADC需要2n个精密电阻和2n1个并联比较器。分压电阻网络的 电压彼此相差1个最低有效位VR/2n。原理电路如下图所示。个比较器闪烁式 ADC 要实现快速转换，每个比较器必须在相当高的功率状态下工作。 如果要求提高其分辨率，除了增加比较器和电阻器的数量以外，基准电阻链上的 每个电阻值都要很低，以对快速比较器提供足够大的偏置电流，从而要求基准电 压源必须提供相当大的电流（10mA）。
3、因此闪烁式ADC存在的问题是有限的分辨 率，功耗大和芯片尺寸大（从而成本高）。闪烁式ADC的分辨率受管芯尺寸、过大的输入电容、大量比较器所产生的功 率消耗等限制。结构重复的并联比较器如果精度不匹配，还会造成静态误差，如 会使输入失调电压增大。同时，这一类型的ADC由于比较器的亚稳态、编码气泡, 还会产生离散的、不精确的输出，即所谓的“火花码”。这类ADC的优点是模/ 数转换速度最高，缺点是分辨率不高，功耗大，成本高。注解：“火花码”根据闪光式ADC的电路结构，在使用时应该考虑所有的静态误差源和动态误 差源。静态误差源主要是比较器输入失调电压的变化会影响 ADC 的直流线性误 差。动态误差主要包
4、括：比较器的延迟和带宽之间的失调会降低ADC的SNR和 ENOB。每个比较器的输入端都有一个与输入信号相关的压变结电容，在输入高频 信号时，它会降低 ENOB 并产生较大失真。另外还包括布线不合理造成的寄生电 容的影响。闪电式ADC还易于产生离散的、不确定的输出，即所谓的“火花码”。火花码主要有两个来源：2n-1 个比较器的亚稳态温度计编码气泡不匹配的比较器延迟会使逻辑1 变为逻辑0（或反之），这如同温度计中出 现了一个气泡。由于 ADC 中的优先编码单元无法识别这种错误，经过编码后的输 出同样会出现“火花”。芯片举例：实际上闪烁式ADC分辨率最高可达到10位，一般为68位。最高采样速 率可高
5、达500MSPS,全功率带宽300MHz。ADI公司闪烁式ADC典型产品有,AD9066 （6 位， 60MSPS）， AD9002（8 位， 150MSPS）， AD9048（8 位， 35MSPS）， AD9060（改进的半闪烁式ADC,输入比较器数目节省一半，10位，75MSPS）。AD9002闪烁型8位150MSPS （高速单片ADC）FEATURES150 MSPS EncodeLow Input Capacitance： 17 pFLow Power： 750 mW-5.2 V Single SupplyMIL-STD-863 Compliant Vrions AvailabkAP
6、PLICATIONSRadar SystemsDigital Oscilloscops?/ ATE EquipmentLasr/Rdr UVarning ReceiversDigital RadioElectronic Warfare (ECMr ECCMr ESMCommunicat ion/Siqnal In tll ig$ncRadar Warning Receiver :雷达信号预警接收机;Warfare：电子战;tJvfWtOWMMHirANALOG INGENERAL DESCRIPTIONThe AD90u2 Is an 8-bit. high speed. analo-to-d
7、lltal converter. The AD90u2 Is febrlcated In an advanced bipolar process which allots operation at samp山吃 rates Ui eres5 of 150 megastunpies.- second. Fu net Iona Ik. the AD90u2 Is comprised of 256 parallel comparator stages whose outputs are decoded to drive the ECL compatible output latches.3.6.2半
8、闪烁式ADC现代发展的高速ADC电路结构主要采用这种全并行的ADC，但由于功率和体积 的限制，要制造高分辨率闪烁式ADC是不现实的。由两个较低分辨率的闪烁式ADC 构成较高分辨率的半闪烁式ADC或分级（流水线）型ADC是当今世界制造高速ADC的 主要方。下图所示是一个8位的两级并行半闪烁式ADC的原理框图。其转换过程 分为两步：第一步是粗量化。先用并行方式进行高4位的转换，作为转换后的高4 位输出，同时再把数字输出进行DAC转换，恢复成模拟电压。第二步是进一步细 量化。把原输入电压与DAC转换器输出的模拟电压相减后，对其差值进行16倍放 大再进行低4位的ADC转换。然后将上述两级ADC转换器的
9、数字输出并联后作为总 的输出。这样，在转换速度上作出了一点牺牲，但解决了分辨率提高和元件数目 剧增的矛盾。1也闪烁式AX =怔4位半闪烁式ADC眾理图4忖闵烁式AM4 位 DAC“6啟大芯片实例：AD9060： 10位75MSPS A/D转换器FEATURESMonolithic 10-Bit/75 MSPS ConverterECL OutputsBipolar (1.75 V) Analog Input57 dB SNR 2.3 MHz InputLow (45 pF) Input CapacitanceMIL-STD-883 Compliant Versions AvailableAPP
10、LICATIONSDigital OscilloscopesMedical ImagingProfessional VideoRadar Warning/Guidanee SystemsInfrared SystemsGENERAL DESCRIPTIONThe AD9060 A/D converter is a 10-bit monolithic converter capable of word rates of 75 MSPS and above Innovative architec ture using 512 in put comparators instead of the tr
11、aditional 1024 required by other flash converters reduces in put capacita nee and improves linearityInputs and outputs are ECL-compatible, which makes the AD9060 the recommended choice for systems with conversion rates 30 MSPS to minimize system noise. An overflow b让 is provided to indicate analog i
12、n put signals greater than +VSENSE Voltage sense lines are provided to ensure accurate driving of the Vref voltages applied to the units Quarter-point taps on the resistor ladder help optimize the integral linearity of the unit.FUNCTIONAL BLOCK DIAGRAMMSB LSBS-INVERT IhlVEFaEERFLOWCPbERFLOW:ZTMDCH20
13、G。疋尺礼阳D( MSB,6DML5B)%0-0oGRQUMZi3.6.3 分量程或流水线型 ADC将半闪烁型ADC进一步发展，就产生了流水线型ADC(Pipeline),也称为子 区式ADC。它由若干级电路串联组成，每一级包括一个采样/保持放大器、一个 低分辨率的 ADC 和 DAC 以及一个求和电路，其中求和电路还包括可提供增益的级 间放大器。快速精确的n位转换器分成两段以上的子区(流水线)来完成。首级 电路的采样/保持器对输入信号取样后先由一个m位分辨率的粗ADC对输入进行量 化，接着用一个至少n位精度的乘积型数模转换器MDAC产生一个对应于量化结果 的模拟电平并送至求和电路，求和电路从
14、输入信号中扣除此模拟电平，并将差值 精确放大某一固定增益后送交下一级电路处理。经过各级这样的处理后，最后由 一个较高精度的K位细ADC对残余信号进行转换。将上述各级粗、细ADC的输出组 合起来即构成高精度的n位输出。下两图分别为一个14位5级流水线型ADC的原理 图和每级内部结构图。流水线型ADC必须满足以下不等式以便纠正重叠错误：l * m + k n式中，l为级数，m为各级中ADC的粗分辨率，k为精细ADC的细分辨率，而n是流水 线ADC的总分辨率。流水线ADC不但简化了电路设计，还具有如下优点：每一级的冗余位优化了 重叠误差的纠正，具有良好的线性和低失调；每一级具有独立的采样/保持放大
15、器，前一级电路的采样/保持可以释放出来用于处理下一次采样， 因此允许流水 线各级同时对多个采样值进行处理，从而提高了信号的处理速度，典型的为转换 时间100ns；功率消耗低；很少有比较器进入亚稳态，从根本上消除了火花码和 气泡，从而大大减少了 ADC的误差；多级转换提高了 ADC的分辨率。同时流水线型ADC也有一些缺点：复杂的基准电路和偏置结构；输入信号必 须穿过数级电路造成流水线延迟；同步所有输出需要严格的锁存定时；对工艺缺 陷敏感，对印刷线路板更为敏感，它们会影响增益的线性、失调及其它参数。目前，这种新型结构的ADC在尺寸、速度、分辨率、功耗和设计难度等方面 提供了很好的平衡，已经引起大多数模数转换器制造商和设计得的关注。主要应 用于：对于总谐波失真（THD）、无杂散动态范围（SFDR）和其它频域特性要求较 高的通信系统；对于噪声、带宽和瞬态响应速度等时域特性比较感兴趣的 CCD 成像系统；以及对时域和频域参数（如低杂散和高输入带宽）都要求较高的数据 采集系统。目前已有几家制造商可以提供这种产品。流水线 ADC 可以提供颇具吸引力的速度、分辨率、低功耗和很小的芯片尺寸（意味着低价格）。下图是MAXIM公司研制的14位流水线型ADC的内部结构图。它能够提供高 速、
