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1、目录1课程设计的目的与作用错误!未定义书签。2设计任务错误!未定义书签。2.1加法计数器错误!未定义书签。2.2序列信号发生器错误!未定义书签。2.3 256进制的加法器错误!未定义书签。3设计原理错误!未定义书签。3.1加法计数器错误!未定义书签。3.2序列信号发生器23.3用集成芯片设计一个256进制的加法器24实验步骤34.1加法计数器34.2序列信号发生器74.3用集成芯片设计一个256进制的加法器95仿真结果与分析116设计总结与体会117参考文献错误!未定义书签。1课程设计的目的与作用1. 了解同步计数器及序列信号发生器工作原理；2. 掌握计数器电路的分析，设计方法及应用；3. 掌
2、握序列信号发生器的分析，设计方法及应用2设计任务2.1加法计数器1. 设计一个循环型3位2进制加法计数器，其中无效状态为（000，001），组合 电路选用与门和与非门等。2. 根据自己的设计接线。3. 检查无误后，测试其功能。2.2序列信号发生器1. 设计一个能循环产生给定序列的序列信号发生器，其中发生序列（0001），组 合电路选用与门和与非门等。2. 根据自己的设计接线。3. 检查无误后，测试其功能。2.3 256进制的加法器1. 设计一个140进制的加法器并显示计数，选用两片74L163芯片设计电路。2. 根据自己的设计接线。3. 检查无误后，测试其功能。3设计原理3.1加法计数器1.
3、计数器是用来统计输入脉冲个数电路，是组成数字电路和计算机电路的基本时 序逻辑部件。计数器按长度可分为：二进制，十进制和任意进制计数器。计数器 不仅有加法计数器，也有减法计数器。如果一个计数器既能完成累加技术功能， 也能完成递减功能，则称其为可逆计数器。在同步计数器中，个触发器共用同一 个时钟信号。2. 时序电路的分析过程：根据给定的时序电路，写出各触发器的驱动方程，输出 方程，根据驱动方程带入触发器特征方程，得到每个触发器的次态方程；再根据 给定初态，一次迭代得到特征转换表，分析特征转换表画出状态图。3. CP是输入计数脉冲，所谓计数，就是记CP脉冲个数，每来一个CP脉冲，计 数器就加一个1，
4、随着输入计数脉冲个数的增加，计数器中的数值也增大，当计 数器记满时再来CP脉冲，计数器归零的同时给高位进位，即要给高位进位信号。3.2序列信号发生器1. 序列是把一组0,1数码按一定规则顺序排列的串行信号，可以做同步信号地址 码，数据等，也可以做控制信号。2. 计数型序列信号发生器是在计数器的基础上加上反馈网络构成。要实现序列长 度为M序列信号发生器。其设计步骤为：a. 先设计一个计数模值为M的计数器；b. 再令计数器每一个状态输出符合序列信号要求；c. 根据计数器状态转换关系和序列信号要求设计输出组合网络3.3用集成芯片设计一个256进制的加法器选取两片74LS163芯片设计140进制加法计
5、数器。74LS163具有以下功能：a异步清零功能当CR = 0时，计数器清零。在CR = 0时，其他输入信号都不起作用，由时钟触发器的逻辑特性知道，其异步输入端信号是优先的，CR = 0正是通过R。复位 计数器也即使异步清零的。b同步并行置数功能当CR = 1、LD = 0时，在CP上升沿操作下，并行输入数据d0 d3进入计数器，Qn+1Qn+1Qn+1Qn+1 = d d dd。32103 2 1 0c二进制同步加法计数功能当CR = LD = 1时，若CT= CTp= 1,则计数器对CP信号按照8421编码进行加 法计数。d保持功能当CR = LD = 1时，若CT，CTp= 0，则计数器
6、将保持原来状态不变。对CO = QnQnQnQn于进位信号有两种情况，如果CT = 0,那么CO = 0 ;若是CT = 1,3210TT则。4实验步骤4.1加法计数器1. 根据要求有其状态图如下图2所示。图1 状态图2. 选择触发器，求时钟方程、输出方程、状态方程a选择触发器由于触发器功能齐全、使用灵活，在这里选用3个CP下降沿触发的边沿JK 触发器。b求时钟方程采用同步方案，故取CP0=CP1=CP2=CP（1.1）CP是整个要设计的时序电路的输入时钟脉冲。c 求输出方程确定约束项由所给题目有无效状态为001,010其对应的最小项为QnQnQn和210QnQnQn是约束项。 2 10可以直
7、接画出由图2所示状态图所规定的输出与现态之间的逻辑关系输出信号Y的卡诺图，如图3所示。图2 Y的卡诺图显然，根据图3YQnQnQn2 10(1.2)d求状态方程由图2所示状态图可直接画出如图4所示电路次态Q2n+1Q1n+1Q0n+1卡诺图。再分解开便可得到如图5所示各触发器的卡诺图。Q2011XXX100XXX101110000111000101Q nQ n101110图3次态Q2n+1Q1n+1Q0n+1卡诺图QnQn10000111100() X混11X(a1)12卡诺图01(a)Q2n+1卡诺图1X0X0101001(b)QnQn1020011110Q1n+1卡诺图1X0X100100
8、1QnQn1020011110显然，(c) Q0n+1卡诺图图4各触发器的卡诺图由图5所示各触发器的卡诺图便可很容易的得到 Q搜2按邮雪S+QM：ar=Q(1.3)3求驱动方程触发器的特性方程为Qn+1 = JQn + KQn(1.4)化简后可得驱动方程厂 J 0 = 1K0= 1E J = QnQn102(1.5) K =Q n(1.5)、J = QnJ 21K = QnQn20 13仿真电路图图5加法计数器仿真电路图5.检查电路能否自启动将无效状态001、010式代入(1.2)(1.3)中进行计算，结果可见，所设计的时序 电路能够自启动。4.2序列信号发生器1.采用JK触发器、与门和与非门
9、组成缺少状态100,发生序列为1000001的序 列信号发生器状态图如下所示。ooo 0/1 001 0/0 t Gio 0/0 fcoii Wo 1。1 o 炽iio o/g 一iiI 0/i图6状态图2.求输出方程Q：nQon0/_。 di 11 in1J如0*JX却0*J图7输出Y卡诺图由图可得QnQnQn Qn Qn（1.6）QI，孙Q引Y#服OrOv1*0小0*Ople0+10OpIf1+1Ip心Ip1/sIpk1史21010图8真值表3.求状态方程Q； oo 01111。01肿1。均011，XXX*110OOfrP111 J图9 次态Qn+1Qn+1Qn+1卡诺图2102Qn+1卡
10、诺图1QjQJ1J1J1JX J&1J00011110Qn+1卡诺图 0图10各个触发器的卡诺图由卡诺图可得：(1.7)Qrl = QS+QlQiQS /4.求驱动方程(1.8)JK触发器的特征方程:Qn+1 = JQn + KQn二=1舟=/0捉i Jl=w(1.9)=孩寓5.仿真电路图图11序列信号发生器仿真电路图4.3用集成芯片设计一个256进制的加法器1. 74LS163的引脚功能cp是输入计数脉冲，也就是加到各个触发器的时钟信号端的时钟脉冲；CR 是清零端；节是置数控制端；CTp和CTt是两个计数器工作状态控制端；DD3 是并行输入数据端；CO是进位信号输出端；Q0 -Q3是计数器状
11、态输出端。输入Z输出砂CTPCT/CPz如*OS砰0曹COMqJQqOwD1心心口 I项5dL1“WXqXqXqXqXrXq保持q1，12XhPXhPXhPXhPXhP保择图12 74LS163状态表2. 选用芯片的二进制同步加法计数功能，256进制正好是两片74LS163全用，所以CR = LD = 1，CT广CTp= 1。仿真图如下图13 256进制加法器仿真图5仿真结果分析实验结果可通过数字显示器的数字变化观察计数器的工作情况，容易验证电路是 否正确。1. 三位二进制加法计数器，显示器的数字会按034567的顺序循环变化，证明 001 010为不存在的约束项，电路连接正确。2. 序列信号
12、发生器，在这个设计实验中总共计七个数。当七个数计完之后重新 归零开始计数，显示器的数字会按1000001的顺序循环变化，证明设计合理且 电路连接正确。3. 集成芯片设计出的256位加法器，当一个显示器显示循环0123456789abcdef 当循环到f时另一个显示器显示数即增加1，直至循环制f，计数器归零，证明 设计合理，电路连接正确。6设计总结通过本次课程设计使我对同步计数器及序列信号发生器工作原理有了更深的 了解，同时掌握计数器电路的分析，设计方法及应用和序列信号发生器的分析， 设计方法及应用，基本能够独立设计出一般简单的电路7参考文献1数字电子技术基础简明教程余孟尝主编；清华大学电子学教研组编.一一3 版.北京：高等教育出版社，2006.7（2007重印）2张利萍.王向磊编.数字电子技术实验.沈阳：沈阳理工大学出版纸张：A4,单面页边距：上 2.5cm, 下 2.5cm, 左 2.5cm, 右 2cm正文（宋体，小四，1.5行距）1 一级标题（宋
