七进制加法计数器电路设计

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1、信息工程分院Jiangxi Modern Polytechnic College课题名称：集成计数器及其应用 班级：14电子信息工程技术1班 学生姓名：邱荣荣学号：18指导教师：王连英完成时间：2015年5月19日七进制计数器电路设计1. 设计要求a. 分别采用反馈清零和反馈置数的方法b. 用同步十进制 加法计 数器74LS160（或同步4位二进制 加法计 数器74LS161）、三3输入与非门74LS10、4511、共阴七段数码LED显示器设计七进制计数器。2. 设计原理a.使用4位同步二进制计时器74LS161设计反馈清零加法计数器由74LS160是模16加法计数器、M=16,要设计制作的是

2、七进制加法计数器、 N=7，MN，需一块74LS161,且74LS161具有异步清零（低电平有效）功能。从初始状态开始，七进制加法计数器的有效循环状态：0000、0001、0010、 0011、0100、0101、0110等七个。其最后一个，在下一个状态所对应的数码 是：0111。所以，异步清零的反馈数5 = N = a。= （0110）2 0利用74LS161 的异步清零（低电平有效）功能有，反馈数CR = QQQ。据此有反馈清零法，由 74LS161七进制加法计数器循环转换状态换图2.1.1所示，仿真电路如图2.1.2所示0U44图2.1.2 反馈清零法七进制加法计数器仿真电路AQJkQB

3、CQC0QDENPENT心74LS160DVDH12IE-LEYEFYGIEb.使用4位同步二进制计时器74LS161设计反馈置数加法计数器对于74LS161而言，取七进制加法计数器的有效循环状态，是使用74LS161 十个有效状态中任意连续的七个，例如是:0010、0011、0100、0101、0110、0111、 1000。设预置数输入端DDDD则对应的预置数码dd dd为0010，则从001032 1 03 2 1 0开始，其最后一个循环状态所对应的数码是：1000，所以此时，同步置数的反馈 数S = (1000)2。有，LD = Q30据此有，74LS160反馈置数法设计七进制加法计数

4、器循环转换状态换图2.2.1所示，仿真电路如图2.2.2所示。实验证据如图00所示2.2.1反馈置数七进制加法计数器循环转状态换图拓展（七进制减法计数器）图00实验证据图2.2.2反馈置数法七进制加法计数器仿真电路RC是74LS190级间串行进位输出信号，实测得其与进位/借位输出信号，ADENP ENT-L&1D CUCLKMLSHODAOLTDAlAZA，YBCLEYD-BIYELTYtV3SCO/BO极性互补。故可直接将串行进位端（RC）与异步置数端（场）相连。当最后 一个有效计数状态0001的再下一状态0000到达时，由串行进位端RC产生的负 跳变，直接使LD 0，计数器立即将计数状态置为预置数码0111，使计数器又返回初始状态，从而实现七进制减法计数。据此有，由74LS190设计有效循环状态的七进制减法计数仿真电路图0.1.