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1、青海师范大学毕业论文论文题目：基于EDA勺简易计算器的设计系别：物理系专业：电子信息工程班级：09 C学生姓名：陈雪丽学号： 20091711335指导教师姓名：赵建飞 职称：讲师最后完成时间 ：2013 年 5 月 10 日基于EDA的简易计算器的设计中文摘要ED强指利用计算机完成电子系统的设计。在基于EDA勺计算器的设计中，主要研究了的是8 位二进制数的加减法运算、两个4 位二进制数的乘法运算、 8 位二进制数除以 4 位二进制数的除法运算以及连续的加减运算的实现方法。本系统选用 Altera公司的MAX+PluseC作为硬件开发平台，并采用VHD用言进行电路设计。在设计的过程中采用的是分
2、模块的设计方法，将计算器分为四个部分：计算部分、存储部分、显示部分和输入部分。计算部分主要有加法器、减法器、乘法器和除法器组成。存储部分需要 3 个存储器来实现：内部累加器（ acc） 、输入寄存器以及结果暂存器。显示部分由三个7 段译码器组成，分别来显示输入数字。输入部分是由09 十个数字按键、加减乘除四则运算的运算符按键、一个等号按键和一个清零按键组成的，设计所要做的是对按键信息进行译码 （将十进制数转换成为二进制数） ，使其在计算机内部可以使用。关键词 ： 可编程逻辑器件，加法器，乘法器 ，计算器 ，系统仿真软件设计AbstractEDA is the used of the compu
3、ter to complete the design of electronic systems. The calculator based on EDAdesign, it main studies the 8-bit binary number of addition and subtraction operations, the two 4-bit binary number multiplication, 8-bit binary number divided by the number of four binary division, as well as implementatio
4、n for continuous operation of addition and subtraction operations. The system selected Alteras MAX + Pluse H as a hardware development platform, and the use of VHDLdesign languages. In the design process is used frequency division modules, the calculator is divided into four parts: calculate, storag
5、e, display and input part. The calculate is composedof four parts ： addertion, subtraction, and multiplier and divider components. Storage part needs three memoryto help achieved: internal accumulator (acc), input register (reg) as well as the results of registers (ans). Display part is made up thre
6、e decoder of 7 sections, respectively to show the number of input. Input part has ten number keys, from 09, also hasaddition and subtraction and multiplication and division arithmetic operator keys, a button and of equal sign and the clear key, the design has to decode the key information (to bedeci
7、mal digital conversion as a binary number), so that you can use these in the internal of calculator.Key words: programmable logic devices , adder, multiplier calculator , system simulation , software designiii中文摘要 IAbstract II一 设计目及内容要求 11.1 设计目的 11.2 设计内容 11.3 设计要求 1二 整体设计方案及硬件电路设计 22.1 整体设计方 22.2
8、硬件电路设计 22.2.1 设计一位全加器 22.2.2 设计四位全加器 22.2.3 设计四位加法器 32.2.4 设计可进行四位加减的全加器 42.2.5 实现四位全加器的加减输出 52.2.6 四位全加器源码输出图 82.2.7 设计四位乘法器 92.2.8 设计八位加法器 92.2.9 设计四位乘法器 102.2.10 构成简易计数器 11三VHDL语言程序设计及系统仿真与分析 153.1 四位乘法器的VHDL程序设计153.2 系统仿真与分析 153.3 仿真结果分析 183.3.1 一位全加器仿真图 153.3.2 四位全加器仿真图 153.3.3 加减运算的四位全加器仿真图 15
9、3.3.4 四位全加器的原码输出仿真图 163.3.5 八位全加器仿真图 163.3.6 四位乘法器仿真图 173.3.7 简易计算器仿真图 17四 设计总结 19参考文献 20附录 21设计目及内容要求1.1 设计目的1、学习面向可编程器件的FPGA勺简单数字系统的设计流程；2、掌握EDAMQuartus II的原理图输入方式，以及硬件描述语言描述方式；3、熟悉EDA辑软件i o1.2 设计内容1、设计一个1位全加器。运用波形仿真检查功能正确后，将其封装成1位全加器模块。2 、以 1 中已封装的 1 位全加器模块为基础设计一个4 位全加器并将其封装成模块。3 、以全加器为基础设计一个4位乘法
10、器并封装成乘法器模块，输出显示乘积和 正负数标志。4 、以 2、 3中生成的器件模块为基础构成一个简易计算器，实现如图2.1所示。根据S的输入分别完成Y= A+BY= AX B1.3 设计要求1、加数为正时，实现两个4位二进制数与来自低位进位的加法运算，输出显示和及高位进位2 。2、加数为负时，实现两个4 位二进制数的减法运算，输出显示。二整体设计方案及硬件电路设计2.1 整体设计方案根据设计要求和系统所具有功能，并参考相关的文献资 料经行方案，先设计一个全加器，再四位全加器，四位乘法 器，然后构成简易计算器3 o2.2 硬件电路的设计2.2.1 设计一位全加器一位全加器电路如图 4.1所示。
11、其中 A1、B1分别为两个加数，C1为来自低位的进位，S为输生的全加和，C01为 向高位的进位4。一位全加器检查正确无误后，进行全编译，然后将其封装成一位全加器 模块，如图所示。一位全加器模块2.2.2 设计四位全加器要实现一个四位全加器，能进行加减法且以原码方式输 由结果，分三步进行，流程如图所示。四位加法 j四位全一输出全加;四位全加器流程图2.2.3 设计四位加法器用四个一位全加器的串行接法，即可得到四位串行加法器，实现四位二进制数的加法，用原理图的方式在 Quartus II中构建原理图如图 4.4。图中A3A2A1A0 B3B2B1B0为两个力口数，CO1为来自低位的进位,S3s2S
12、1S0为全加和,CO2为向高位进位CO2四位全加器原理图检查正确无误后，进行全编译，然后将其封装成四位加法器 模块，如图所示SW jf A3 S3 A2 S2 A1S1A0 S0 B3 CO2 B2 B1 B0 CO1 inst 四位全加器模块 图中A3A2A1A0 B3B2B1B0为两个加数，CO1为来自低位的进位，S3s2S1S0为全加和，CO2为向高位的进位 。2.2.4 设计可进行四位加减的全加器在四位全加器电路中增设控制端k,当k=0时，对输入的两数进行加法运算，当 k=1时，对输入的两数进行减法运 算，并以原码形式输由差值。思路：将控制端k与加数和低位进位进行异或运算，这 样k=1
13、时，异或后得到原加数的反码，低位进位为1,此时被加数和加数的补码相加，得到差的补码，再将补码取反加 1后得到差的原码；k=0时，异或后原加数不变，此时被加 数和加数相加，进行的是加法运算。主要通过控制端k的各种异或运算实现，具体电路如图4.6所示。其中 A3A2A1A0为被加数，B3B2B1B0为加数，k为控制端，当k=0时，进行 加法运算，CO1为来自低位的进位，和为 Y3Y2Y1Y0 CO为和 向高位的进位；当 k=1时，进行减法运算，即 A3A2A1A0 B3B2B1B0 CO为差的符号，CO=0表示差为正数，差值为 Y3Y2Y1Y0 CO=1表示差为负数，差的原码为 Y3Y2Y1Y。X
14、OR四位加减全加气检查正确无误后，进行全编译，然后将其封装成四位全加器 模块，如图所示.swjiajianKY3A3Y2B3Y1A2Y0B2COA1B1A0B0C O1inst4其中A3A2A1A0为被加数，B3B2B1B0为加数，k为控制端，其功能如下:当k=0时，进行加法运算，CO1为来自低位的进位，和为Y3Y2Y1YQ CO为和向高位的进位；当k=1时，进行减法运算，即 A3A2A1AOB3B2B1B0 CO 为差的符号，CO=0表示差为正数，差值为 Y3Y2Y1Y0 CO=1 表示差为负数，差的原码为 Y3Y2Y1YQ2.2.5 实现四位全加器的加减输由四位全加器中得到的四位全加器模块
15、，其输由和是二进 制原码，要想用数码管显示，需要将其转换成对应的十进制数。 该全加器模块的最大和为30， 需用两个数码管显示结果，因此需要将四位全加器中结果Y3Y2Y1Y0表示成两个十进制的数，符号位CO接到发光二极管上，用于指示和的正负。具体思路及实现过程如下 6 。用Q3Q2Q1Q0 P3P2P1P的另I表示个位和十位的数码管的输入端，SF为符号位，现在需要找由 Q3Q2Q1Q 0P3P2P1P0 与Y3Y2Y1Y0及CO的关系。首先只考虑将二进制数转化成十进制数，即先不考虑正负数，通过列真值表发现，当CO1Y3Y2Y1Y装示的十进制数为 09时，P3P2P1P0=0000， Q3Q2Q1Q0= Y3Y2Y1Y；0当CO1Y3Y2Y1Y装示的十进制数为 1019时，P3P2P1P0=0001， Q3Q2Q1Q0= Y3Y2Y1Y0+011；0当CO1Y3Y2Y1Y装示的十进制数为
