宁波大学科技学院本科毕业设计论文编号： 本科毕业设计（论文）基于硬件描述语言的四位加减法器设计Design of a four bit adder-subtracter based on hardware description language诚 信 承 诺我谨在此承诺：本人所写的毕业论文《基于硬件描述语言的四位加减法器设计》均系本人独立完成，没有抄袭行为，凡涉及其他作者的观点和材料，均作了注释，若有不实，后果由本人承担 承诺人（签名）： 2015年4月19日摘 要【摘要】本设计为四位加减法器，使用基本的逻辑门（与门、或门、异或门、与非门等）组成一个完整的电路，实行四位加减法的运算本设计用硬件描述语言VHDL来设计程序，在Modelsim工具软件下，运用数据流描述基本逻辑门，采用层次化结构组织完整电路，将逻辑门组合成一个半加器，由半加器组合成一个一位全加器，再通过串行的方式将4个一位全加器级联起来，最后利用一位可选择异或信号位，实现四位二进制数的加减法功能。
关键词】 四位加减法器；硬件描述语言；VHDL；基本逻辑门；串行进位Abstract【ABSTRACT】The design for the four bit adder-subtractor using basic logic gates (AND, OR, XOR, NAND gates, etc.) to form a complete circuit, the implementation of the four operations of addition and subtraction. The design of hardware description language VHDL to design the program, under the Modelsim software tools, the use of the data stream to describe the basic logic gates, using the hierarchical structure of the organization complete the circuit, the combinational logic gates into a half adder, a combination of half-adder into a one full adder, and then through a serial manner four a full adder cascade together to produce .Finally, using a choose the XOR signal, addition and subtraction functions to achieve the four binary numbers.【KEYWORDS】four bit adder-subtractor; hardware description language; VHDL; basic logic gates; serial carry目 录1 绪论 11.1 选题背景 11.1.2 课题相关技术的发展 11.1.3 课题研究的必要性 21.2 课题研究的内容 22 VHDL简介 32.1 VHDL描述 32.1.1 VHDL与FPGA的关联 32.2 VHDL程序基本结构 42.3 VHDL程序设计流程 42.4 VHDL的描述方式 62.4.1 行为描述 62.4.2 结构描述 62.4.3 数据流描述 72.5 VHDL语言的优势 82.6 VHDL的测试验证文件Testbench 83 四位加减法器的设计 103.1 用与门、或门、异或门来设计一位全加器 113.1.1 与门的设计 113.1.2 或门的设计 113.1.3 异或门的设计 123.1.4 半加器的设计 123.1.5 一位全加器的设计 133.2 用与非门、异或门来设计一位全加器 143.2.1 与非门的设计 143.2.2 一位全加器的设计 153.3 用与非门来设计一位全加器 153.3.1 半加器的设计 163.3.2 一位全加器的设计 163.4 三种一位全加器设计方法的分析 173.5 四位加法器的设计 173.6 四位加减法器的设计 184 实验的分析 194.1 测试程序 194.2 测试的实验波形 204.3 四位加减法器程序 235 结论 25参考文献 26致谢 27附录 28III宁波大学科技学院本科毕业设计论文1 绪论微电子技术前进的脚步导致了日益增加的制造ASID的产品，这带来了设计挑战困难，测试方法和工具的复杂性，因此，由硬件描述语言（VHDL）替代示意图，成为数字系统设计的基础。
使用高密度数字系统的设计过程中的主要部分是在验证过程，在很多应用领域设计的验证已经成为项目发展的重要组成部分在时间，成本方面，并将其转化为一种有利资源VHDL已经成为行业标准的硬件描述语言系统，在产品开发的过程中，利用VHDL语言来编写设计电路系统已经成为产品设计的关键 本设计采用了现代最基本硬件描述语言VHDL，它在设计逻辑电路时，不仅可以对门级电路系统进行描述，还可以描述系统行为级电路；支持三种不同的描述风格：结构描述、行为描述、数据流描述，涉及内容丰富、表述力强，由此其在设计领域愈来愈重要ASIC是专用的系统集成电路，是一种可以进行逻辑处理功能的加速处理器而FPGA是特殊的ASIC芯片，与其他的ASIC芯片不同的是，它具有设计开发时间短、设计中用到的材料少、开发工具齐全、标准产品无需测试、质量有保障以及可以远距离监测等优点本设计的目标是实现一个逻辑电路，使用VHDL用于对硬件设计实现，然后检查在模拟器使用的编译过程，用Modelsim来模拟这逻辑电路该电路的功能是通过写VHDL测试平台代码来验证Modelsim提供了一个完整的VHDL仿真测试环境，支持程序的功能设计，VHDL源代码验证和时序模型仿真。
1.1 选题背景VHDL是一种全新的硬件描述语言,通常应用于数字电子技术与系统电路的编写、仿真和自动化设计,是当今电子设计自动化(EDA)的关键部分1.1.2 课题相关技术的发展现代设计的电子器件的形状越来越小，功能越来越丰富，功率消耗也越来越小它与一般意义上的电子器件在结构上的最大不同是使用大规模基本可编程逻辑器件，不但增强了性能，还降低能耗同时又大程度地运用现代数字电子技术，提高产品的自动化能力和核心竞争力，减短了产品的开发设计周期EDA技术结合很多学科最前沿的科研成果，形成的一门全新技术，来适应现代电子技术的要求[1]EDA技术是利用计算机技术将大规模的基本逻辑元件用VHDL语言风格的描述方式，将系统电路从电子系统转变为硬件系统，以程序软件开发系统和EDA软件系统为主要设计工具，通过一系列的逻辑编写，逻辑化简，综合优化，布局布线，时序仿真，最终对设计芯片进行仿真验证，逻辑映射，编译下载等步骤因此，EDA技术是一门集成专用器件和电子电路系统的多学科结合的新技术[2]本设计利用VHDL硬件描述语言结合基本逻辑门进行的，逻辑门是在集成电路上的基本组件简单的逻辑门可由晶体管组成，输入信号通过这些晶体管后能将原来的高低电平进行转化后产生高电平或者低电平的信号。
高、低电平可以相当于数字电路中1和0，从而实现逻辑运算常见的逻辑门包括与门，或门，与非门，异或门等等，这些逻辑门可以组合使用实现更为复杂的逻辑运算1.1.3 课题研究的必要性随着计算机技术、数字电子技术、大型可编程逻辑器件的发展和VHDL语言的出现，利用软件来完成对硬件系统的设计毫无问题VHDL语言和硬件系统没有具体的联系，而对设计平台也没有特殊的要求,并具有极强的电路描述和建立模型能力，能从不同层次对数字系统进行建模和描述，同时对系统进行逻辑综合和优化，从而大程度地简化了硬件设计任务，而且提高了效率和质量，还减少了设计成本VHDL已经成为一种非常重要的高层次设计技术, 是如今数字电路设计者设计数字硬件时的关键1.2 课题研究的内容本设计主要基于VHDL的四位加减法器，要求使用基本逻辑门来组合电路，通过串行进位来设计电路逻辑图具有将四位输入进行正确的加减，把结果和进位完整的输出，利用数据流描述方式直接对数据进行高层次运算2 VHDL简介2.1 VHDL描述VHDL是一种超高速集成电路硬件描述语言VHDL是用于说明硬件电路系统的语言，它由1980年美国政府发起的超高速集成电路（VHSIC）计划产生，当时由于国家安全原因，美国军方需要一种描述电子系统的标准化方法。
它是一种基本的硬件描述语言，可用于模型的多层次抽象数字系统，从体系结构级到门级被建立模型的系统的复杂性可以从一个简单的门到一个完整的数字电子系统[3]VHDL语言可以被视为顺序，并行，网表，波形产生的一个融合和定时规范语言[4]VHDL支持开发，验证，综合，和测试硬件建模数字硬件设备可在模拟器编写代码，然后代码被合成为一个网列表，其中一个编译器编译这些写入的代码转换成机器代码VHDL是迅速被接受为设计通用的通信介质，计算机工程厂商，FPGA供应商和整个行业的ASIC厂商在使用标准化VHDL作为输入和输出，使用其中的工具包括仿真工具，综合工具的，布局布线工具等等它支持许多不同的设计方法（自顶向下，自底而上等）和设计技术（同步，异步等）[5]VHDL可以用来捕捉在一个大的系统中的每个组件的性能和接口要求，在设计中的每个组件被定义为界面，这也被称为VHDL实体，这些部件的验收要求在测试平台的形式进行说明该设计的细节输入或捕获在一个基于计算机的设计系统在本设计系统中，设计人员可以输入用VHDL描述，一旦设计被输入到基于计算机的设计中，电路的工作就是进行仿真以检查它是否能够满足设计规范的功能和定时要求，功能仿真将在设计过程中发现最合乎逻辑的错误。
下一阶段是测绘的时序约束，可以由综合工具读取的格式进行说明，如果符合满足定时约束，它产生一个净列表VHDL可用于设计和测试的发展一个VHDL测试平台可以创建、验证电路，使之符合功能和时序约束这些测试设计可以通过使用文本编辑器或输入图形波形来产生2.1.1 VHDL与FPGA的关联用VHDL硬件描述语言设计的数字电路系统，再进行简单的逻辑综合与系统优化，布局排线后，直接将其烧录到 FPGA 上进行结果测试，是现在数字硬件系统设计验证的技术方法之一这些基本的可编辑电器元件可以用来组成一些逻辑门电路（比如与门、或门、异或门、与非门等等），再通过这些基本的逻辑门电路设计成更加复杂的电路系统现在的电路控制芯片有两种，一种是关于软件的（如单片机，PLC，AVR）还有一种是关于硬件的（如FPGA，PAL，GAL）其中的不同之处在于单片机是执行程序来编译电路的，而FPGA用VHDL硬件语言来对其编程，仿真下载编译后不是让FPGA去执行程序，而是编写程序来实现FPGA内部符合设计要求的电路功能使这个FPGA转变为我们预期的那种硬件系统，VHDL硬件描述语言不同于C语言，C语言是一种是软件语言，芯片读写语句时是一条条执行，。