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1、第三模块：组合逻辑电路一、本模块学习目标1、了解组合逻辑电路的定义2、掌握组合逻辑电路的分析3、掌握组合逻辑电路的设计4、熟悉逻辑函数式的最佳化问题5、熟悉中规模组合逻辑电路(译码器、编码器、全加器、数据选择器和数值比较器)的原理、功能和应用6、中规模组合逻辑电路(译码器、编码器、全加器、数据选择器和数值比较器)的原理、功能和应用7、了解组合逻辑电路的瞬态现象-竞争冒险二、本模块重难点内容1、组合逻辑电路在逻辑功能和电路结构上的特点（与时序逻辑电路的区别）2、组合逻辑电路的设计方法和步骤，以及在使用小规模集成电路进行设计和用中规模集成组合逻辑电路模块进行设计的区别。3、几中常见的中规模集成组合
2、逻辑电路的逻辑功能和使用方法（会读功能表，掌握扩展功能能的接法和附加控制端的各种应用，用于组合逻辑电路设计的原理等。）4、定性了解组合逻辑电路中的竞争冒险现象及常用的消除方法三、本模块问题释疑1、列举逻辑函数的四种表示方法？答：逻辑真值表、逻辑式、逻辑图、卡诺图和波形图。2、什么是组合逻辑电路？答：在任何时刻，输出状态只决定于同一时刻名输入状态的组合，而先前状态无关的逻辑电路称为组合逻辑电路。3、 列出分析组合逻辑电路的步骤？答：分析步骤如下：a) 由逻辑图写出各输出端的逻辑表达式；b) 化简和变换名逻辑表达式；c) 列出真值表；d) 根据真值表和逻辑表达式对逻辑电路进行分析，最后确定其功能。
3、4、 列出设计组合逻辑电路的步骤。答：组合逻辑电路的设计步骤如下：a) 根据对电路逻辑功能的要求，列出真值表；b) 由真值表写出逻辑表达式；c) 简化和变换逻辑表达式，从而画出逻辑图。5、 为什么说在组合逻辑电路设计中正确列出真值表是最为关键的一步？答：在组合逻辑电路的设计中，真值表是逻辑表达式和逻辑电路图的基础。6、 什么是组合逻辑电路中的竞争冒险？引起竞争冒险的原因？答：由于从输入到输出的过程中，不同通路上门的级数不同，或者门电路平均延迟时间的差异，使信号从输入经不同通路传输到输出级的时间不同，可能会使逻辑电路产生错误输出，称为竞争冒险。原因：主要是门电路的延迟时间产生的。7、 列出三种消
4、去竞争冒险的方法。答：三种消除竞争冒险的方法：发现并消掉互补变量；增加乘积项；输出端并联电容器。8、 什么是编码？什么是优先编码？答：把二进制码按一定的规律编排，使每组代码具有一定的含义（代表某个数或控制信号）称为编码。几个信号同时发出编码请求，但在同一时刻按照信号的优先级别只能对一个信号编码，称为优先编码。9、 什么是译码？什么是编码？答：编码是用数字或文学符号对一组事件或信息进行编号排队的过程，例如将十进制的10个有效数字用10个4位二进制代码来表示等等。译码则是编码的反过程。将编好的数字或文学符号代码按愿意翻译成对应的事件或信息，例如将编好的二进制代码翻译成对应的十进制数字等等。10、什
5、么是非二进制编码器？解：非二进制编码器指输入与输出不满足M=2n的关系。常用的非二进制编码器是二十进制编码器，是指用四位二进制代码表示一位十进制数的编码电路，也称10线一4线编码器11、二进制译码（编码）和二一十进制译码（编码）有何不同？答：两种编码或译码在本质上是相同的，不同的只是二进制代码全部逢2进位，而二一十进制则在10以内按逢2进位，在10以上则逢10进位，因此二一十进制译码（编码）器者以4位二进制为输入（或输出）代码，组成一个单元电路，如4/7线显示译码器。而二进制译码（编码）器中代码没有一定的位数限制，可以有2位二进制如2/4线译码器或4/2线编码器，3位二进制如3/8译码器或8/
6、3线编码器等等。12、 什么是译码？什么是唯一地址译码？答：译码是编码的逆过程，它的功能是将具有特定含义的二进制码进行辨别，并转换成控制信号。将一系列代码转换成与之一一对应的有效信号称为唯一地址译码。13、 半导体发光二极管显示器的接法？答：半导体发光二极管显示器的接法有两种：共阳极和共阴极两种接法。共阳极接法是各发光二极管阳极相接，对应极接低电平时亮。共阴极接法是各发光二极管的阴极相接，对应极接高电平时亮。14、 数据选择器的主要特点？答：数据选择器的主要特点：（1）具有标准与或表达式的形式。（2）提供了地址变量的全部最小项。（3）一般情况下，Di可以当作一个变量处理。15、 利用数据选择器
7、实现逻辑函数产生器的原理？答：因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入Di来选择地址变量组成的最小项mi，可以实现任何所需的组合逻辑函数。16、 利用数据选择器实现逻辑函数的步骤？答：根据已知输出函数来构成函数产生器的过程是：1) 将函数变换成最小项表达式；2) 根据最小项表达式确定各数据输入端的二元常量。3) 什么是半加器？什么是全加器？其逻辑符号是什么？答：半加器和全加器是算术运算电路中的基本单元，它们是完成1位二进制数相加的一种组合逻辑电路。加法运算只考虑两个加数本身，而不考虑低位的进位称为半加。进加数。被加数和低位来的进位信号相加称为全加。17、
8、 超前进位加法器和串行进位法器的区别是什么？答：串行进位加法器把每一位的进位信号送给下1位作为输入信号，因此任1位的加法运算必须在低1位的运算完成之后才能进行。而超前进位加法器每位的进位只由加数和被加数决定，而与低位的进位无关。18、 为什么译码器可以实现逻辑函数？答：由变量译码器可知，它的每个输出端都表示一个最小项，而任何函数都可写成最小项表达式，利用这个特点，可以来实现逻辑函数。四、本模块例题详解图3-4 题3-1电路图【例3-1】1、分析图3-4所示电路的逻辑功能。解：该电路有四个输出函数，根据电路图可以得到：；由逻辑表达式可以看出：、是一位半加器的输出，、是一位全加器的输出。所以，图3
9、-4所示电路是两个两位二进制数与作加法的运算电路。2、试分析图题所示逻辑电路的功能。全加器3、分析图题所示逻辑电路的功能。二位加法电路4、怎样用两个半加器和门电路构成全加器？解：其电路如下图所示：图3-5 题3-2电路图【例3-2】 组合电路如图3-5所示，试写出函数表达式和分析逻辑功能。解：A、B、是原始变量，最后的输出函数F和C的函数表达式为： 可以看出，该电路的逻辑功能是一位全加器。【例3-3】 一个组合逻辑电路有两个控制信号和，要求：(1)时， (2) 时，(3) 时， (4) 时，试设计符合上述要求的逻辑电路。解：首先，列出函数F的真值表。把控制信号、与变量A、B都视为所求电路中的输
10、入变量。变量在真值表中的排列由高位到低位的顺序是。真值表如表3-1所示。然后，画出函数F的卡诺图，如图3-6所示。化简后得到函数F的最简与或式为最后，画出电路图。由于题中没有限定门器件的种类，也没有限定只使用原变量，所以在画电路时就直接根据F逻辑式的需求使用与门、或门完成。电路图如图3-7所示。表3-1 例3-3真值表ABF00000000110010100110010010101101101011101000110010101001011011000110101110011111图3-6 例3-3卡诺图11 00 01 11 10ABC2C100011110 11 1 11 图3-7 例3-
11、3电路图 【例3-4】A请用3-8线译码器译码器和少量门器件实现逻辑函数3-8线译码CBA图3-8 由译码器构成函数F。解：从表中可知，对F进行变换可得：由译码器构成的函数F的电路图如图3-8所示。【例3-5】试用8选1数据选择器构成16选1的数据选择器？解：连接电路图如下：【例3-6】设计题1、应用74151实现的逻辑功能。解：设计步骤如下：，用74151实现时取相应的数据输入D4=D5=D1=1，D0=D2=D3=D6=D7=0即可，逻辑如右图所示。2、试用2输入与非门和反相器设计一个4位的奇偶校验器，即当4位数中有奇数个1时输出为0，否则输出为1。3、某雷达站有3部雷达A、B、C，其中A
12、和B功率消耗相等，C的功率是A的功率的两倍。这些雷达由两台发电机X和Y供电，发电机X的最大输出功率等于雷达A的功率消耗，发电机Y的最大输出功率是X的3倍。要求设计一个逻辑电路，能够根据各雷达的启动和关闭信号，以最节约电能的方式启、停发电机。ABCXY00000001010101001101100101010111001111114、设计一个编码器，其6个输入信号和输出三位代码之间的对应关系如表3.1所示。试用“或-非”门实现该编码电路。表3.1输 入输 出 0 0 0 0 0 10 0 10 0 0 0 1 00 1 00 0 0 1 0 00 1 10 0 1 0 0 01 0 00 1 0 0 0 01 0 11 0 0 0 0 01 1 0解：列出变形后的真值表，然后得出三个输出函数式。输 入输 出 0 0 10 1 00 1 11 0 01 0 11 1 0【例3-7】 A.下图为
