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1、.CPLD设计的数码管驱动显示电路类别：EDA/PLDCPLD设计的数码管驱动显示电路1.1显示原理：八段数码显示管如图1.1所示，八段数码管每一段为一发光二极管，共有ag以及小数点dp八个发光二极管。将八段数码管中的每个二极管的阴极并联在一起，组成公共阴极端。这样把共阴极管脚接地，此时哪个管脚输入高电平，对应发光二极管就被点亮。图1.1八段数码显示管CL5461AS数码管管脚图如图1.2所示，它将四个数码显示管的ag及小数点dp管脚并联在一起，作为数码管数据输入端；分别引出各个数码管的阴极A1A4。图1.2CL5461AS数码管管脚图只要在A1A4管脚上轮流加低电平其频率大于40Hz，可实现
2、四个数码管同时被点亮的视觉效果。在点亮不同数码管的同时输入不同的数据，即可在数码管上同时显示四位不同的数字。例如：四个数码管要显示9876数字。第一个数码管A1加低电平，其余A2、A3、A4高电平，同时数码管输入和9对应的数据；然后第二个数码管A2加低电平，其余A1、A3、A4高电平，同时数码管输入和8对应的数据；然后第三个数码管A3加低电平，其余A1、A2、A4高电平，同时数码管输入和7对应的数据；然后第四个数码管A4加低电平，其余A1、A2、A3高电平，同时数码管输入和6对应的数据；周而复始重复上述过程，四个数码管就显示9876数字。1.2驱动八位数码管显示电路框图用CPLD设计一个驱动八
3、位数码管显示电路。八位数码管管脚图如图1.2所示。用两个CL5461AS数码管接成一个八位数码管显示，将两个CL5461AS数码管的ag及小数点dp管脚并联在一起，两个CL5461AS数码管的阴极A1A4定义为Vss0、Vss1、Vss2、Vss3、Vss4、Vss5、Vss6、Vss7。用CPLD设计一个驱动八位数码管显示电路的框图如图1.4所示。图1.4驱动八位数码管显示电路框图时钟脉冲计数器的输出同时作为3线8线译码器、八选一数据选择器地址码的输入。时钟脉冲计数器的输出经过3线8线译码器译码其输出信号接到八位数码管的阴极Vss0、Vss1、Vss2、Vss3、Vss4、Vss5、Vss6
4、、Vss7端。要显示的数据信息中哪一个，通过八选一数据选择器的地址码来选择，选择出的数据信息经七段译码器译码接数码管的ag管脚。这样八个数码管就可以轮流显示八个数字，如果时钟脉冲频率合适，可实现八个数码管同时被点亮的视觉效果。1.3模块及模块功能：1.3.1时钟脉冲计数器模块时钟脉冲计数器模块CN8如图1.5所示。CN8模块输入信号是时钟脉冲clk，其频率大于40Hz，每遇到一个时钟脉冲clk上升沿，内部累加器便加一，再把累加器所得结果以2进制数的形式输出。要显示八位数字，所以用3位2进制数作为输出。输出信号为cout0.2。图1.5时钟脉冲计数器模块CN8libraryieee;useiee
5、e.STd_logic_1164.all;useieee.std_logic_unsigned.all;entitycn8isport(clk:instd_logic;cout:outstd_logic_vector(2downto0);endcn8;architecturertlofcn8issignalq:std_logic_vector(2downto0);beginprocess(clk)beginif(clkeventandclk=1)thenif(q=7)thenq=000;elseq=q+1;endif;endif;endprocESS;coutqqqqqqqqcout:=a;w
6、hen001=cout:=b;when010=cout:=c;when011=cout:=d;when100=cout:=e;when101=cout:=f;when110=cout:=g;whenthers=cout:=h;endcase;qqqqqqqqqqq=1101111;endcase;endprocess;endrtl;1.3.5驱动八位数码管显示的整体电路将各个模块连接起来构成整体电路图如图1.9所示，可以实现用CPLD设计一个驱动八位数码管显示电路的功能。clk是时钟脉冲输入信号，经过时钟脉冲计数器CN8模块，将信号以3位2进制数的形式输出，输出信号是COUT2.0。时钟脉冲计
7、数器CN8的输出同时作为3线8线译码器DECODER3_8和八选一数据选择器SEL81地址码SEL2.0的输入。时钟脉冲计数器CN8的输出经过3线8线译码器DECODER3_8译码其输出信号Vss7.0接到八位数码管的阴极Vss7、Vss6、Vss5、Vss4、Vss3、Vss2、Vss1、Vss0端，决定点亮哪位数码管。同时时钟脉冲计数器CN8模块输出的信号也进入数据选择器SEL81地址码SEL2.0的输入，进行输出数据的选择，其输出是Q3.0。八选一数据选择器SEL81模块的输出是Q3.0再经过七段译码器DISP模块，将其翻译成可以用数码显示管的数据。七段译码器DISP模块的输出Q6.0分别经300欧电阻接数码显示管的ag管脚。八选一数据选择器模块的输入端，可根据具体需要进行设计。图1.9驱动八位数码管显示的整体电路.9
