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1、第7章时序逻辑电路【7-1】已知时序逻辑电路如图所示，假设触发器的初始状态均为0。(1 )写出电路的状态方程和输出方程。(2) 分别列出X=0和X=1两种情况下的状态转换表，说明其逻辑功能。(3) 画出X=1时，在CP脉冲作用下的 Q、Q2和输出Z的波形。图解：1 .电路的状态方程和输出方程Q； 1q2 1Z Q1Q2 CP2 .分别列出X=0和X=1两种情况下的状态转换表，见题表所示。逻辑功能为当X=0时，为2位二进制减法计数器；当X=1时，为3进制减法计数器。3. X=1时，在CP脉冲作用下的 Q、Q2和输出Z的波形如图(b)所示。X=0X=1Q2 QQ Q0 00 01 11 01 00
2、 10 10 00 0题表图(b)【7-2】电路如图所示，假设初始状态QQQ=000。(1) 写出驱动方程、列出状态转换表、画出完整的状态转换图。(2) 试分析该电路构成的是几进制的计数器。图解：1.写出驱动方程J a K a 1J b2 写出状态方程Kb Q： QcJc Q：QbKc Qann 1n n n n naQb Qa Qb Qc Qa Qc(b)所示。CPQc Qbq：0000100120103011410051016000n1nn1nnnnn.QaQaQb Qa Qc QaQa Qa Q3 .列出状态转换表见题表，状态转换图如图表 7.2状态转换表图 7.2(b)4. 由FFa、
3、F吊和FFc构成的是六进制的计数器。Q或Q）填入下表【7-3】在二进制异步计数器中，请将正确的进位端或借位端（触发方式计数器类型加法计数器减法计数器上升沿触发由（）端引出进位由（）端引出借位下降沿触发由（）端引出进位由（）端引出借位解：题表7-3触发方式加法计数器减法计数器上升沿触发下降沿触发由Q端引岀进位由Q端引岀进位由Q端引岀借位由Q端引岀借位【7-4】电路如图 所示，假设初始状态 QQQ=OOO。1. 试分析由FFi和FFo构成的是几进制计数器；CP2. 说明整个电路为几进制计数器。列出状态转换表，画出完整的状态转换图和 作用下的波形图。CP(a)(b)CP ULJLILII_IIIFF
4、Q 0Q1Q2图解：1、由FFi和FFo构成的是三进制加法计数器（过程从略）2、整个电路为六进制计数器。状态转换表（略），完整的状态转换图CPJQ0Q1二Q2【7-5】某移位寄存器型计数器的状态转换表如表所示。请在图中完成该计数器的逻辑图，可以增加必要的门电路。要求：写出求解步骤、画出完整的状态转换图。 表（Q为高位）CPQ3q2Q1Q00000011000211003111040111500116000170000Q3Q2QiQo图和CP作用下的波形图如下图。解：（1）根据状态转换表画次态卡诺图，求出状态方程。Q3+1Q2+1Qn+1Q0+1QnQ00q3亠 n+1= n =nQ3Q1 Qo
5、 ；100000000001! ! !/ / / / / /0011! ! !1110/ / / / / /01111100/ / / / / / / / /0111101亠n+1Q200亠n+1Q1nQ2 ；亠n+1Q1nQ1CP(2)由状态方程写驱动方程。D3Q1nQo ；D2Q3；D1Q21；D0Q；(3) 验证自启动，画完整状态转换图。电路可自启动。电路图如下图。Q3AQ2Q1A1D C11D C1的初态为010100，触发器FF的初态为0,串行输入端 Dr=0。请在图(b)中画出A Q及B 的波形。移位寄存器 CPCPI I I I I I I I 丨(a)(b)图 解：波形图如图(
6、b)所示。图(b)【7-7】分析图所示电路，说明它们是多少进制计数器？图1 1 1ET QdQc QbQaLEP74LS161RCO:p CPDC B A CRLDTTT(b)解：图(a)，状态转换顺序图(b)，QQQQA=6QDQQBQ=078 9101112 31245 60，是7进制计数器；131415 6,是10进制计数器;【7-8】分析图所示电路的工作过程1. 画出对应CP的输出QQQQ的波形和状态转换图(采用二进制码的形式、 Q为高位)。2. 按QQQQ)顺序电路给出的是什么编码？3. 按QQQbQ顺序电路给出的编码又是什么样的？CP、CPB qa Qb qc qd cp 74LS
7、90Aso(2) So(1) Ro(2) Ro(1)图解：1状态转换图为2按QQQQ)顺序电路给出的是 5421码。3. 按QQQbQ顺序电路给出的编码如下0000 t 0010 0100 t 0110 t 1000t 0001 t 0011 t 010 011 100 0000【7-10】试用2片4位二进制计数器74LS160采用清零法和置数法分别实现31进制加法计数器。解：答案略。【7-9】图为由集成异步计数器74LS90、74LS93构成的电路，试分别说明它们是多少进制的计数器。cp CPBQa Qb qc Qd74LS90 CpASo(2)So(1)Ro(2) Ro(1)、CPa Qa
8、 qb Qc Qd cp CPB,74LS93_ CPARo(2) Ro(1)(a)(b)图解：图(a)，状态转换顺序QQQ=O 1 2 0,是3进制计数器；图(b)，状态转换顺序QQQ=0 1 2 3 0，是4进制计数器；图(c)，是37进制计数器。【7-11】图所示为一个可变进制计数器。其中74LS138为3线/8线译码器，当S=1且S S3 0时，进行译码操作，即当AAA从000到111变化时，Y1 Y7依次被选中而输出低电平。74LS153为四选一数据选择器。试问当MN为各种不同取值时， 可组成几种不同进制的计数器？简述理由。图解：4个JK触发器构成二进制加法计数器，当计数到QQQQ=
9、10000时，74LS138满足使能条件，对QQQ的状态进行译码，译码器的输出 Y经过4选1数据选择器74LS153, 在MN的控制下，被选中的 Y信号，以低电平的形式对计数器清零。不同的 MN即可改变 图所示电路的计数进制，具体见下表。M N进制0 0八0 1九1 0十四1 1十五第8章存储器【8-1】填空1 按构成材料的不同，存储器可分为磁芯和半导体存储器两种。磁芯存储器利用来存储数据；而半导体存储器利用 来存储数据。两者相比，前者一般容量较_而后者具有速度的特点。2 .半导体存储器按功能分有 和两种。3. ROh主要由和两部分组成。按照工作方式的不同进行分类， ROM可分为、禾口三种。4
10、某EPROMT 8条数据线，13条地址线，则存储容量为 。5. DRAM速度SRAM，集成度SRAM 。6. DRAM! _ M，工作时（需要，不需要） 刷新电路；SRAM! _ M工作时（需要，不需要） 刷新电路。7. FIFO 的中文含义是 。解：1.正负剩磁，器件的开关状态，大，快。2 . ROM RAM3 .地址译码器，存储矩阵，固定内容的ROM、PROM EPROI三种。4 . 213X 8。5 .低于，高于。6 .动态，需要；静态，不需要。7.先进先出数据存储器。【8-2】图是16X 4位ROM AAAA为地址输入，C3C2DC0为数据输出，试分别写出D3、D、D和D0的逻辑表达式
11、。图0解:D1m(3,6,9,12,15)m(0,5,9,13)【8-3】用16X 4位ROM做成两个两位二进制数相乘（ AAoX B1B0）的运算器，列出真值表, 画出存储矩阵的阵列图。解：A1.E1B0地址译码耳LJ4iaJb i|ij11D3 D2 D1 DD【8-4】由一个三位二进制加法计数器和一个ROM勾成的电路如图（a）所示1 .写出输出Fi、F2和F3的表达式；2 画出CP作用下Fi、F2和F3的波形（计数器的初态为”0 “）Q2Q1Q0CP4i4电*41r 1地址译码器CP1 - I !IIIIIIIIF1IIIIIIIIIIF2IIIIIIIIIIF311F1 F3 F2(a)(b)解:F1 Q1 Q0 Q2 Q1 Q2 Q1Q01 -f2q2 Q1 q0 q2 Q1 q0 q2 Q1 Q0F3Q1 Q02 .图【8-5】用ROM实现全加器。解:mo m1 m2 m3 m4 m5 m6 m7第9章可编程逻辑器件及Verilog语言【9-1】简述CPLD与 FPGA的结构特点？解：CPLD采用了与或逻辑阵列加上输出逻辑单元的结构形式；而FPGA的电路结构由若干独立的可编程逻辑模块组成，用户可以通过编程将这些模块连接成所需要的数字系统。CP
