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1、实验一 算术逻辑单元ALU一实验目的1 理解算术逻辑单元ALU的工作原理。2 掌握算术逻辑单元ALU的设计方法。3 验证32位算术逻辑单元ALU的加、减、与、移位功能。4 按给定数据，完成几种指定的算术和逻辑运算。二实验内容算术逻辑单元ALU的设计如图1-1所示。其中运算器addsub32能实现32位的加减运算。参加运算的两个32位数据分别为A31.0和B31.0，运算模式由aluc3.0的16种组合决定，而aluc3.0的值由4位2进制计数器LPM_COUNTER产生，计数时钟是Sclk（图1-1）；r31.0为输出结果，Z为运算后的零标志位。ALU功能如表1-1所示。表1-1ALU的运算功
2、能选择端alucALU功能3 2 1 0* 0 0 0* 0 0 1* 0 1 0* 1 0 0 * 1 0 1* 1 1 00 0 1 10 1 1 11 1 1 1注1、* 表示每一位都移至下一更高有效位, “+”是逻辑或，“加”是算术加三实验步骤（1）设计ALU元件在Quartus II 环境下，用文本输入编辑器Text Editor输入ALU.V算术逻辑单元文件，编译Verilog HDL文件，并将ALU.V文件制作成一个可调用的原理图元件。（2）以原理图方式建立顶层文件工程选择图形方式。根据图1-1输入实验电路图，从Quartus II的基本元件库中将各元件调入图形编辑窗口、连线，添
3、加输入输出引脚。将所设计的图形文件ALU_sy.bdf保存到原先建立的文件夹中，将当前文件设置成工程文件，以后的操作就都是对当前工程文件进行的。（3）器件选择选择Cyclone系列，在Devices中选择器件EP1C12QC240C8。编译，引脚锁定，再编译。引脚锁定后需要再次进行编译，才能将锁定信息确定下来，同时生成芯片编程/配置所需要的各种文件。（4）芯片编程Programming（可以直接选择光盘中的示例已完成的设计进行验证实验）打开编程窗口。将配置文件ALU_sy.sof下载进GW48系列现代计算机组成原理系统中的FPGA中。（5）选择实验系统的电路模式是NO.0，验证ALU的运算器的
4、算术运算和逻辑运算功能根据表1-1，从键盘输入数据A7.0和B7.0，并设置S3.0、M、Cy，验证ALU运算器的算术运算和逻辑运算功能，记录实验数据。图1-1 算术逻辑单元ALU实验原理图四实验任务（1）按图1-1所示，在本验证性示例中用数据选择开关（键3控制）的高/低电平选择总线通道上的8位数据进入对应的数据锁存器lpm_latch中；即首先将键3输入高电平，用键2、键1分别向DA7.0 置数01010101（55H），这时在数码管4/3上显示输入的数据（55H）；然后用键3输入低电平，再用键2、键1分别向DB7.0置数10101010（AAH），这时在数码管2/1上显示输入的数据（AAH
5、）；这时表示在图1-1中的两个锁存器中分别被锁入了加数55H和被加数AAH。可双击图1-1的ALU元件，了解其Verilog HDL描述。（2）键6控制时钟SCLK，可设置表1-1的aluc3.0=0 F。现连续按动键6，设置操作方式选择aluc3.0=0000（加法操作），使数码管8显示0，以验证ALU的算术运算功能： 当键7设置clr=0时，数码管6/5=FF（55H+AAH=FFH）；当键7设置cn=1（复位）时，数码管7/6/5=100（Z=1）；键KEY6控制时钟SCLK，设置aluc3.0=0F，KEY7设置clr=0或clr=1，验证ALU的逻辑运算功能，并记录实验数据。表1-2
6、 DA7.0，DB7.0设置值检查R7.0Z寄存器内容ALUC3 2 1 0CLRDA7.0DB7.0010101011010101010010101011010101010(3) 验证ALU的算术运算和逻辑运算功能，ALU模块功能可参照表1-1。表1-3给定了寄存器DRl=DA7.0和DR2=DB7.0的数据(十六进制)，要求根据此数据对照逻辑功能表所得的理论值(要求课前完成)与实验结果值进行比较(均采用正逻辑0)。表1-3ALUC3 2 1 0DA7.0DB7.0ALU功能运算结果R7.0（CLR=0）0000AA550001AA550010AA550011AA550100FF010101
7、FF010110FF010111FF011000FFFF1001FFFF1010FFFF1011FFFF11005501110155011110550111115501五实验要求1、做好实验预习，掌握运算器的数据传送通路和ALU的功能特性，并熟悉本实验中所用的控制台开关的作用和使用方法。2、写出实验报告，内容是：实验目的； 按理论分析值填写好表1-2、表1-3，给出对应的仿真波形。列表比较实验数据（2）的理论分析值与实验结果值；并对结果进行分析。实验结果与理论分析值比较，有没有不同？为什么? 通过本实验，你对运算器ALU有何认识，有什么心得体会？六实验题与思考题1用Verilog HDL实现输
8、入暂存器lpm_latch的功能，及模式选择计数器LPM_COUNTER的功能。2用Verilog HDL表达整个ALU实验电路的功能，对电路进行仿真、引脚锁定、并在实验台上实现其功能。3用Verilog HDL设计一个64位的ALU，实现基本的算术逻辑运算。 4对ALU进行算术运算和逻辑运算的功能仿真，并记录仿真波形。附录：GW48CP+主系统使用说明第一节 GW48教学实验系统原理与使用介绍一、GW48系统使用注意事项 (用户必读！) a：闲置不用GW48系统时，必须关闭电源！ b：在实验中，当选中某种模式后，要按一下右侧的复位键，以使系统进入该结构模式工作。注意此复位键仅对实验系统的监控
9、模块复位，而对目标器件FPGA没有影响，FPGA本身没有复位的概念，上电后即工作，在没有配置前，FPGA的I/O口是随机的，故可以从数码管上看到随机闪动，配置后的I/O口才会有确定的输出电平。 c：换目标芯片时要特别注意，不要插反或插错，也不要带电插拔，确信插对后才能开电源。其它接口都可带电插拔。请特别注意，尽可能不要随意插拔适配板，及实验系统上的其他芯片。二、GW48系统主板结构与使用方法以下将详述GW48系列实验系统结构与使用方法，对于这2种型号的不同之处将给予单独指出。该系统的实验电路结构是可控的。即可通过控制接口键，使之改变连接方式以适应不同的实验需要。因而，从物理结构上看，实验板的电
10、路结构是固定的，但其内部的信息流在主控器的控制下，电路结构将发生变化-重配置。这种“多任务重配置”设计方案的目的有3个：1、适应更多的实验与开发项目；2、适应更多的PLD公司的器件；3、适应更多的不同封装的FPGA和CPLD器件。系统板面主要部件及其使用方法说明如下。以下是对GW48系统主板功能块的注释。（1） “模式选择键”：按动该键能使实验板产生12种不同的实验电路结构。这些结构如第二节的13 张实验电路结构图所示。例如选择了“NO.3”图，须按动系统板上此键，直至数码管“模式指示”数码管显示“3”，于是系统即进入了NO.3 图所示的实验电路结构。（2） 适配板：这是一块插于主系统板上的目
11、标芯片适配座。对于不同的目标芯片可配不同的适配座。可用的目标芯片包括目前世界上最大的六家FPGA/CPLD厂商几乎所有CPLD、FPGA和所有ispPAC等模拟EDA器件。第七节的表中已列出多种芯片对系统板引脚的对应关系，以利在实验时经常查用。 （3） ByteBlasterMV编程配置口：如果要进行独立电子系统开发、应用系统开发、电子设计竞赛等开发实践活动，首先应该将系统板上的目标芯片适配座拔下（对于Cyclone器件不用拔），用配置的10芯编程线将“ByteBlasterMV”口和独立系统上适配板上的10芯口相接，进行在系统编程（如GWDVP-B板），进行调试测试。“ByteBlaster
12、MV”口能对不同公司，不同封装的CPLD/FPGA进行编程下载，也能对isp单片机89S51等进行编程。编程的目标芯片和引脚连线可参考附图1，从而进行二次开发。（4）ByteBlasterII编程配置口：该口主要用于对Cyclone系列AS模式专用配置器件EPCS4和EPCS1等编程。附图1 GW48系统电子设计二次开发信号图 (5) 混合工作电压源：系统不必通过切换即可为CPLD/FPGA目标器件提供5V、3.3V、2.5V、1.8V和1.5V工作电源，此电源位置可参考附图1。 （6）并行下载口：此接口通过下载线与微机的打印机口相连。来自PC机的下载控制信号和CPLD/FPGA的目标码将通过
13、此口，完成对目标芯片的编程下载。计算机的并行口通信模式最好设置成“EPP”模式。 （7）键1键8 ：为实验信号控制键，此8个键受“多任务重配置”电路控制，它在每一张电路图中的功能及其与主系统的连接方式随模式选择键的选定的模式而变，使用中需参照第二节中的电路图。 （8）数码管18/发光管D1D16 ：受“多任务重配置”电路控制，它们的连线形式也需参照第二节的电路图。 （9）“时钟频率选择” ：位于主系统的右小侧，通过短路帽的不同接插方式，使目标芯片获得不同的时钟频率信号。对于“CLOCK0”，同时只能插一个短路帽，以便选择输向“CLOCK0”的一种频率：信号频率范围：0.5Hz50MHz。由于C
14、LOCK0可选的频率比较多，所以比较适合于目标芯片对信号频率或周期测量等设计项目的信号输入端。右侧座分三个频率源组，它们分别对应三组时钟输入端:CLOCK2、CLOCK5、CLOCK9。例如，将三个短路帽分别插于对应座的2Hz、1024Hz和12MHz，则CLOCK2、CLOCK5、CLOCK9分别获得上述三个信号频率。需要特别注意的是，每一组频率源及其对应时钟输入端，分别只能插一个短路帽。也就是说最多只能提供4个时钟频率输入FPGA：CLOCK0、CLOCK2、CLOCK5、CLOCK9。 （10）扬声器：与目标芯片的“SPEAKER”端相接，通过此口可以进行奏乐或了解信号的频率，它与目标器件的具体引脚号，应该查阅附录第3节的表格。（11） PS/2接口：通过此接口，可以将PC机的键盘和/或鼠标与GW48系统的目标芯片相连，从而完成PS/2通信与控制方面的接口实验，GW48-GK/PK2含另一PS/2接口，引脚连接情况参见实验电路结构 NO.5（附图7）。 （12）VGA视频接口：通过它可完成目标芯片对VGA显示器的控制。详细连接方式参考附图 7（对GW48-PK2主系统），或附图13（GW48-CK主系统）。(13) 单片机接口器件：它与
