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Quartus II半加器实验报告CPLD/FPGA设计实验报告 实验一 半加器 一、 创建工程 工程名称：adder 器件： 顶层实体文件名：adder EP1C12Q240C8 二、 创建文件 创建Block Diagram/Schematic File文件，实现一个半加器功能电路。 装 三、 编译工程 订报告中下列数据是多少 线四、 仿真电路 1、创建VWF文件 2、设定“End Time”为20us 3、在VWF文件中添加Node OR Bus 4、编辑波形 5、仿真 6、画出仿真结果 - 1 - - 2 -
