2位二进制数据比较器实验报告一 实验目的1熟悉Quartus II软件的基本操作2•学习使用Verilog HDL进行设计输入3.逐步掌握软件输入、编译、仿真的过程二实验说明本次实验是要设计一个2位的二进制数据比较器该 电路应有两个数据输入端口 A、B,每个端口的数据宽 度为2 ，分别设为AO、A1和BO、B1、AO、B0为数 据低位，、B1为数据高位电路的输出端口分别为 EQ（A=B的输出信号）、LG （A>B时的输出信号）和SM （AB)?1'b1:1'b0;assign SM=(AB)beginEQ<=1'b1;LG<=1'b0;SM<=1'b0;endelsebeginEQ<=1'b0;LG<=1'b0;SM<=1'b1;endendendmodule2 仿真结果Ent亶.申ixi: I ua II 匚j/Dc-cuMnL j ud 5icL i 1bdMm'w Trw iE1*-刚F删FT»pnZ» i ji jj i讪 FlLu 嗣卅 S«■ biaipMrv.a F;r«iH3iL5 工戸Ln Jijs*" ■al|：-Ta(g仙』曲列Dif Cil Qd*I Uri 1 [ j^WjLriEuf IM. JiCCMlfQl . □ 斗多 ~iv' =1 ►；守]」皿 huR# 白* kitln la 4 FmiKi >3V'' 10— ► Fl I'.a. IFI Ur I tKlrlAx^mi ruiMCkaLr：