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1、以太网知识(l)-MII接口本文主要分析MII/RMII/SMII,以及GMII/RGMII/SGMII接口的信号定义，及相 关知识，同时本文也对RJ-45接口进行了总结，分析了在10/100模式下和1000M 模式下的设计方法。1. MII 接口分析MII 接口提供了 MAC 与 PHY之间、PHY 与 STA(Station Management)之间 的互联技术，该接口支持10Mb/s与100Mb/s的数据传输速率，数据传输的位 宽为 4 位。提到Mil，就有可能涉及到RS，PLS，STA等名词术语，下面讲一下他们 之间对应的关系。所谓RS即Reconciliation sublayer
2、，它的主要功能主要是提供一种Mil和 MAC/PLS之间的信号映射机制。它们(RS与Mil)之间的关系如下图：LANCSMA.CDLAYERSHIGHER LAYERSDSI REFERENCE MODEL LAYERSLLC (LOG ICAL UMK CONTROL,) OR OT HER MAG CLIENTMAC CONTROL (OPTIONAL)MAC 4v1EDI A ACCESS CONTROLRECONCiLlkSNZ fRECONCfLlATrONC椒 TJ4iPLSAUI 20PMAMDI MEDIUM Z；PCSFMAPMDMEDIUMPHY100 MbR*sr 1 G
3、b/sAJI = AmCHMENT UNU INTERFACEPC 汕 PHYSICAL CODING SUBLAYERPHV x PHYSICAL UkYEft DEVICEPLS PHYSICAL LAYER SIGNALING= PHYSICAL MEDIUM ATTAGHMENTPK1D PHYSICAL MEDlUlil DEPENDENTGMII = GIGABIT MEDIA INDEPENDENT INTERFACEMAU p MEDIUM ATTACHMNT UNIT hQI = MEDIUM DEPENDENT INTERFACE Mil = MgD(A INDEPENPE
4、MT INTERFACE图MII接口的Man ageme nt In terface可同时控制多个PHY，802.3协议最多支 持32个PHY，但有一定的限制：要符合协议要求的connector特性。所谓 Man ageme nt In terface，即 MDC 信号和 MDIO 信号。前面已经讲过RS与PLS的关系，以及MII接口连接的对象。它们是通过MII接口进行连接的，示意图如下图。由图可知，Mil的Man ageme nt In terface 是与 STA(Station Management)相连的。Mil接口支持10Mb/s以及100Mb/s，且在两种工作模式下所有的功能以及
5、时序关系都是一致的，唯一不同的是时钟的频率问题。802.3要求PHY不一定 一定要支持这两种速率，但一定要描述，通过 Management interface 反馈给 MAC。图2下面将详细介绍MII接口的信号定义，时序特性等。由于MII接口有MAC 和PHY模式，因此，将会根据这两种不同的模式进行分析，同时还会对RMII/SMII 进行介绍。1.1 MI接口信号定义Mil接口可分为MAC模式和PHY模式，一般说来MAC和PHY对接，但是 MAC 和 MAC 也是可以对接的。以前的10M的MAC层芯片和物理层芯片之间传送数据是通过一根数据线来 进行的，其时钟是10M，在100M中，如果也用一根
6、数据线来传送的话，时钟 需要100M，这会带来一些问题，所以定义了 Mil接口，它是用4根数据线来传 送数据的，这样在传送100M数据时，时钟就会由100M降低为25M，而在传 送10M数据时，时钟会降低到2.5M，这样就实现了 10M和100M的兼容。Mil接口主要包括四个部分。一是从MAC层到物理层的发送数据接口，二 是从物理层到MAC层的接收数据接口，三是从物理层到MAC层的状态指示信 号，四是MAC层和物理层之间传送控制和状态信息的MDIO接口。Mil接口的MAC模式定义：信号名称数量DirectionDescriptionEeiong ToTX CLK1InputTrarismitL
7、glockW0:34OutputTransmit DataMAC层到TX E R1 OutputTransmit cicling Error物理层的发送TX_E N 1 OutputTransmit Enable数据接口RX：GLK-1InputReceivelockRXD034：InputReceWe Data物理层到：RX ER：1 InputReceive ErrorMac层的接像RX DV1InputReceive Data-Valid数据接口COL1InputCollision Detected物理层到MACCRS1InputCarrier Sense談态指示信号Total bus
8、Width:16 .MDC-：1OutputManagement-feiockMA和物理层MDIO1 .I/O Management Data I/O控制和狀窸信息表1|Mil接口 PHY模式定义:信号名称数量DirectionDescriptionBelong ToTX CLK、1 OutjtjTransmibglockTXD0:34InputTransmit DataIW.层到TX_E R1Inputfransmitoding Error物理层的发送TX E N1 InputTransmit Enable数据接口RCLK1OutputReceive ClockRXD0:34OutputRe
9、ceive Data物理层到RX ERiOutputReceive ErrorMAC层內接曲倉 DVj-；OutputReceive Data 沟lid数据接口COL, 1 .OutputCollision Detected物理层到MACCRS1 .OutputCarrier Jense.屎烧指示信号.Total bus Width” 16 ,MDC1InputManagement ClociMAC和物理层MDIO1I/OManagement Data I/O控制和状鸯信息1.2 MI接口时序特性在Mil接口中，TX通道参考时钟是TX_CLK, RX通道参考时钟是RX_CLK,802.3-20
10、05 定义了它们之间的关系。1J_CLKTX_ENa TX_ER图3 Transmit signal timing relationships at the Mii由图 3 可知，即 The clock to output delay shall be a min of 0 ns and a max of 25 ns,参考时钟沿是上升沿。很明显，该Spec只对TX通道上MAC这一侧的发 送特性作了定义，而对TX通道PHY那一侧的接收特性并没有定义。IC Ven dor 可在TX通道那一侧的PHY的接收特性作适当调整，只要最终的时序满足TX 通道上 MAC 这一侧的发送特性就可以。图4 Rece
11、ive signal timing relationships at the MII由图 4 可知， The input setup time shall be a minimum of 10 ns and the input hold time shall be a minimum of 10 ns参考时钟沿是上升沿。很明显，该Spec 只对RX通道上MAC这一侧的接收特性作了定义，而对RX通道PHY那一侧的 发送特性并没有定义。IC Ven dor可在RX通道那一侧的PHY的发送特性作适 当调整，只要最终的时序满足RX通道上MAC这一侧的接收特性就可以。1.3 MII信号功能特性1： TX
12、_CLK (transmit clock)， TX_CLK (Transmit Clock)是一个连续的 时钟信号(即系统启动，该信号就一直存在)，它是TX_EN, TXD, and TX_ER(信 号方向为从RS到PHY)的参考时钟，TX_CLK由PHY驱动TX_CLK的时钟频 率是数据传输速率的25%，偏差+-100ppm。例如，100Mb/s模式下，TX_CLK 时钟频率为25MHz，占空比在35%至65%之间。2：对于同样的RX_CLK，它与TX_CLK具有相同的要求，所不同的是它 是RX_DV, RXD, and RX_ER(信号方向是从PHY至【RS)的参考时钟。RX_CLK 同样
13、是由PHY驱动，PHY可能从接收到的数据中提取时钟RX_CLK，也有可能 从一个名义上的参考时钟(e.g., the TX_CLK referenee)来驱动RX_CLKv3： TXD (transmit data)，TXD 由 RS 驱动，同步于 TX_CLK，在 TX_CLK 的时钟周期内，并且TX_EN有效，TXD上的数据被PHY接收，否则TXD的数 据对PHY没有任何影响。图5v4： TX_ER (transmit coding error), TX_ER 同步于 TX_CLK，在数据传 输过程中，如果TX_ER有效超过一个时钟周期，并且此时TX_EN是有效的， 则数据通道中传输的数据
14、是无效的，没用的。注：当TX_ER有效并不影响工作 在10Mb/s的PHY或者TX_EN无效时的数据传输。在Mil接口的连线中，如果 TX_ER 信号线没有用到，必须将它下拉接地。图65： RX_DV (Receive Data Valid)，RXD_DV 同步于 RX_CLK,被 PHY 驱动，它的作用如同于发送通道中的TX_EN,不同的是在时序上稍有一点差别: 为了让数据能够成功被RS接收，要求RXD_DV有效的时间必须覆盖整个 FRAME 的过程，即 starting no later than the Start Frame Delimiter (SFD) and excluding any End-of-Frame delimiter，如下图 7。t u , v 1 VVIT y口717V17VFigure 22-6ReaB-ption witli ro errors出ccnm畑图76： RXD (receive data)，RXD 由 RS 驱动，同步于 RX_CLK，在 RX_CLK 的时钟周期内，并且RX_DV有效，
